JP2580966B2 - 半導体装置 - Google Patents
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- 238000001465 metallisation Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
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- 230000010355 oscillation Effects 0.000 description 4
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Description
【0001】本発明は、電力増幅器を構成するための半
導体装置に関し、特に、多段に構成される超高周波電力
増幅器用の半導体装置に関する。
導体装置に関し、特に、多段に構成される超高周波電力
増幅器用の半導体装置に関する。
【0002】
【従来の技術】この種従来の多段電力増幅器について2
段構成の電力増幅器を例に挙げて説明する。図5(a)
は、この種従来の電力増幅器の概略構成図であり、図5
(b)はその等価回路である。図5において、7は入力
マッチング回路、300は、MES型電界効果トランジ
スタからなるドライバトランジスタ、8は、段間マッチ
ング回路、400は、MES型電界効果トランジスタか
らなる終段トランジスタ、9は出力マッチング回路であ
る。トランジスタ300、400は、それぞれディスク
リート部品であり、各マッチング回路7〜9とともに配
線基板上に実装されている。
段構成の電力増幅器を例に挙げて説明する。図5(a)
は、この種従来の電力増幅器の概略構成図であり、図5
(b)はその等価回路である。図5において、7は入力
マッチング回路、300は、MES型電界効果トランジ
スタからなるドライバトランジスタ、8は、段間マッチ
ング回路、400は、MES型電界効果トランジスタか
らなる終段トランジスタ、9は出力マッチング回路であ
る。トランジスタ300、400は、それぞれディスク
リート部品であり、各マッチング回路7〜9とともに配
線基板上に実装されている。
【0003】
【発明が解決しようとする課題】この種多段電力増幅器
は携帯用電話機のパワーモジュール等に大量に用いられ
ているが、このような用途における構成部品について
は、近年、小型化とコストダウンが強く要求されるよう
になってきている。しかし、従来の多段電力増幅器で
は、各段用にディスクリートのパワートランジスタを用
いていたため、配線基板上のマッチング回路まで含めた
電力増幅器全体としてのサイズは大きくなる。また、従
来例では、部品点数が多いこと、配線基板の面積が大き
くなること、組み立て工数が多くなることによってコス
トダウンを図ることが困難であった。また、従来例で
は、特に小型化した際に前段と後段とのアイソレーショ
ンを確保することが困難となり、発振しやすくなってい
た。
は携帯用電話機のパワーモジュール等に大量に用いられ
ているが、このような用途における構成部品について
は、近年、小型化とコストダウンが強く要求されるよう
になってきている。しかし、従来の多段電力増幅器で
は、各段用にディスクリートのパワートランジスタを用
いていたため、配線基板上のマッチング回路まで含めた
電力増幅器全体としてのサイズは大きくなる。また、従
来例では、部品点数が多いこと、配線基板の面積が大き
くなること、組み立て工数が多くなることによってコス
トダウンを図ることが困難であった。また、従来例で
は、特に小型化した際に前段と後段とのアイソレーショ
ンを確保することが困難となり、発振しやすくなってい
た。
【0004】
【課題を解決するための手段】上記各問題点を解決する
ために、本発明によれば、同一チップ上に、多段の電力
増幅器を構成するための複数のトランジスタが、各トラ
ンジスタの入力端子および出力端子の向きが交互になる
態様にて配置され、かつ各トランジスタの接地端子がチ
ップ上に形成された接地メタライズ層と短絡されている
ことを特徴とする半導体装置が提供される。
ために、本発明によれば、同一チップ上に、多段の電力
増幅器を構成するための複数のトランジスタが、各トラ
ンジスタの入力端子および出力端子の向きが交互になる
態様にて配置され、かつ各トランジスタの接地端子がチ
ップ上に形成された接地メタライズ層と短絡されている
ことを特徴とする半導体装置が提供される。
【0005】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明の第1の実施例を示す平面
図であり、図2はその斜視図である。図1、図2に示す
ように、本発明によるパワートランジスタIC100に
は、ゲート幅2mmのMES型電界効果トランジスタか
らなる入力段トランジスタ100aと、同じくMES型
電界効果トランジスタからなるゲート幅10mmの出力
段トランジスタ100bとが形成されている。
て説明する。図1は、本発明の第1の実施例を示す平面
図であり、図2はその斜視図である。図1、図2に示す
ように、本発明によるパワートランジスタIC100に
は、ゲート幅2mmのMES型電界効果トランジスタか
らなる入力段トランジスタ100aと、同じくMES型
電界効果トランジスタからなるゲート幅10mmの出力
段トランジスタ100bとが形成されている。
【0006】入力段トランジスタ100aは、ゲートパ
ッド1a、ソースパッド2a、ドレインパッド3aおよ
び活性領域4aを有する。これらゲートパッド1a、ソ
ースパッド2aおよびドレインパッド3aは、半絶縁性
GaAs基板上に形成され、それぞれ櫛歯状に形成され
た活性領域上のゲート電極、ソース電極、ドレイン電極
と接続されている。これらの櫛歯状電極は、半絶縁性G
aAs基板上に形成されたSiドープGaAs層に接触
している。ソース電極のゲート電極との交差部上にはS
iO2 膜が形成されている。
ッド1a、ソースパッド2a、ドレインパッド3aおよ
び活性領域4aを有する。これらゲートパッド1a、ソ
ースパッド2aおよびドレインパッド3aは、半絶縁性
GaAs基板上に形成され、それぞれ櫛歯状に形成され
た活性領域上のゲート電極、ソース電極、ドレイン電極
と接続されている。これらの櫛歯状電極は、半絶縁性G
aAs基板上に形成されたSiドープGaAs層に接触
している。ソース電極のゲート電極との交差部上にはS
iO2 膜が形成されている。
【0007】同様に、出力段トランジスタ100bは、
ゲートパッド1b、ソースパッド2b、ドレインパッド
3bおよび活性領域4bを有する。これらゲートパッド
1b、ソースパッド2bおよびドレインパッド3bは、
半絶縁性GaAs基板上に形成され、それぞれ櫛歯状に
形成された活性領域4b上のゲート電極、ソース電極、
ドレイン電極と接続されている。これらの櫛歯状電極
は、半絶縁性GaAs基板上に形成されたSiドープG
aAs層に接触している。ソース電極のゲート電極との
交差部上にはSiO2 膜が形成されている。
ゲートパッド1b、ソースパッド2b、ドレインパッド
3bおよび活性領域4bを有する。これらゲートパッド
1b、ソースパッド2bおよびドレインパッド3bは、
半絶縁性GaAs基板上に形成され、それぞれ櫛歯状に
形成された活性領域4b上のゲート電極、ソース電極、
ドレイン電極と接続されている。これらの櫛歯状電極
は、半絶縁性GaAs基板上に形成されたSiドープG
aAs層に接触している。ソース電極のゲート電極との
交差部上にはSiO2 膜が形成されている。
【0008】半導体基板の表面の外周部、側面および裏
面には接地メタライズ層5が形成されており、各トラン
ジスタのソースパッド2a、2bは接地メタライズ層5
と接続されている。入力段トランジスタ100aのゲー
トパッド1aと出力段トランジスタ100bのドレイン
パッド3bとには同相の信号が印加される。よって、こ
れらのパッドを近接配置する場合には、正帰還がかかり
発振する可能性が大きくなる。本実施例では、ゲートパ
ッド1aとドレインパッド3bとの間に接地されたソー
スパッド2aを介在させることにより、両パッド間の結
合を遮断している。
面には接地メタライズ層5が形成されており、各トラン
ジスタのソースパッド2a、2bは接地メタライズ層5
と接続されている。入力段トランジスタ100aのゲー
トパッド1aと出力段トランジスタ100bのドレイン
パッド3bとには同相の信号が印加される。よって、こ
れらのパッドを近接配置する場合には、正帰還がかかり
発振する可能性が大きくなる。本実施例では、ゲートパ
ッド1aとドレインパッド3bとの間に接地されたソー
スパッド2aを介在させることにより、両パッド間の結
合を遮断している。
【0009】図3は、本実施例の半導体装置を用いて構
成したパワーモジュールのブロック図である。同図にお
いて、7は入力マッチング回路、8は段間マッチング回
路、9は出力マッチング回路である。このパワーモジュ
ールでは、本実施例の半導体装置を採用したことによ
り、部品点数が削減され、全体が小型化され、また多段
のトランジスタの入・出力端子が交互に配置されたこと
により、外付け部品の配置が容易となり、モジュールの
一層の小型化に資することができる。さらに、ディスク
リートのトランジスタによりモジュールを構成した場合
に比較してトランジスタに係る浮遊容量、浮遊インダク
タンスが削減され発振が抑制されている。
成したパワーモジュールのブロック図である。同図にお
いて、7は入力マッチング回路、8は段間マッチング回
路、9は出力マッチング回路である。このパワーモジュ
ールでは、本実施例の半導体装置を採用したことによ
り、部品点数が削減され、全体が小型化され、また多段
のトランジスタの入・出力端子が交互に配置されたこと
により、外付け部品の配置が容易となり、モジュールの
一層の小型化に資することができる。さらに、ディスク
リートのトランジスタによりモジュールを構成した場合
に比較してトランジスタに係る浮遊容量、浮遊インダク
タンスが削減され発振が抑制されている。
【0010】図4(a)は、本発明の第2の実施例を示
す平面図であり、図4(b)はそのA−A′線の断面図
である。本実施例でも先の実施例と同様に、パワートラ
ンジスタIC200は、入力段トランジスタ200aと
出力段トランジスタ200bとの2段構成のトランジス
タ回路となっている。本実施例の図1に示した先の実施
例と相違する点は、本実施例では、先の実施例において
形成されていた基板表面の外周部および側面の接地メタ
ライズ層は削除されており、代わりにソース電極2a、
2bは、図4(b)に示すように、半絶縁性GaAs基
板10に開設されたバイアホール6を介して接地メタラ
イズ層5と接続されている。本実施例では、ウェハのダ
イシング前に半導体装置を完成させておくことができる
利点がある。
す平面図であり、図4(b)はそのA−A′線の断面図
である。本実施例でも先の実施例と同様に、パワートラ
ンジスタIC200は、入力段トランジスタ200aと
出力段トランジスタ200bとの2段構成のトランジス
タ回路となっている。本実施例の図1に示した先の実施
例と相違する点は、本実施例では、先の実施例において
形成されていた基板表面の外周部および側面の接地メタ
ライズ層は削除されており、代わりにソース電極2a、
2bは、図4(b)に示すように、半絶縁性GaAs基
板10に開設されたバイアホール6を介して接地メタラ
イズ層5と接続されている。本実施例では、ウェハのダ
イシング前に半導体装置を完成させておくことができる
利点がある。
【0011】先の実施例では、ソース電極は側面メタラ
イズ層を用いて接地するものであるので、ソース−接地
間には0.05nH程度のインダクタンスが付く。構成
すべきパワーモジュールが900MHz帯用であれば、
この程度のインダクタンスが付いても特に不都合は生じ
ない。しかし、3GHzあるいはそれ以上の周波数帯で
の電力増幅器を構成する場合には、インダクタンスをよ
り低くすることが求められる。本実施例では、バイアホ
ールを用いることにより、ソース−接地間のインダクタ
ンスを0.025nH程度にまで下げることができ、上
記周波数帯の電力増幅器にも対応することができる。
イズ層を用いて接地するものであるので、ソース−接地
間には0.05nH程度のインダクタンスが付く。構成
すべきパワーモジュールが900MHz帯用であれば、
この程度のインダクタンスが付いても特に不都合は生じ
ない。しかし、3GHzあるいはそれ以上の周波数帯で
の電力増幅器を構成する場合には、インダクタンスをよ
り低くすることが求められる。本実施例では、バイアホ
ールを用いることにより、ソース−接地間のインダクタ
ンスを0.025nH程度にまで下げることができ、上
記周波数帯の電力増幅器にも対応することができる。
【0012】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、MES型のトラ
ンジスタに代え、MOS型トランジスタ、SITあるい
はバイポーラトランジスタ等の他の型のトランジスタを
を用いることができる。また、実施例は、2段の増幅器
用の半導体装置であったが、プリドライバ、ドライバお
よび終段トランジスタを含む増幅器を構成するための3
本のトランジスタを備えた半導体装置あるいはそれ以上
の本数のトランジスタを備えた半導体装置であってもよ
い。さらに、第1、第2の実施例を組み合わせて側面メ
タライズ層およびバイアホールを有する半導体装置を構
成することもできる。また、ゲート電極とソース電極と
の交差部において両電極を分離するのにSiO2 膜に代
えエアギャップを用いることができる。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、MES型のトラ
ンジスタに代え、MOS型トランジスタ、SITあるい
はバイポーラトランジスタ等の他の型のトランジスタを
を用いることができる。また、実施例は、2段の増幅器
用の半導体装置であったが、プリドライバ、ドライバお
よび終段トランジスタを含む増幅器を構成するための3
本のトランジスタを備えた半導体装置あるいはそれ以上
の本数のトランジスタを備えた半導体装置であってもよ
い。さらに、第1、第2の実施例を組み合わせて側面メ
タライズ層およびバイアホールを有する半導体装置を構
成することもできる。また、ゲート電極とソース電極と
の交差部において両電極を分離するのにSiO2 膜に代
えエアギャップを用いることができる。
【0013】
【発明の効果】以上説明したように、本発明は、多段の
電力増幅器を構成するための半導体装置において、各段
のトランジスタを同一チップ内に交互の向きに配置した
ものであるので、本発明によれば、マッチング回路が接
続しやすくなり、配線基板上のマッチング回路まで含め
た多段電力増幅器全体を小型化できる。また、部品点数
が削減されたこと、配線基板面積が縮小されたこと、組
み立て工程が簡素化されることにより安価にパワーモジ
ュールを提供することが可能となる。さらに、各トラン
ジスタの接地端子がチップ上で直接接地されているこ
と、電力増幅器をディスクリートトランジスタで構成し
た場合と比較して寄生容量、寄生インダクタンスを少な
くできること、および同相の信号が現れる端子(パッ
ド)間を接地配線にて分離できることにより、発振を抑
制することができる。
電力増幅器を構成するための半導体装置において、各段
のトランジスタを同一チップ内に交互の向きに配置した
ものであるので、本発明によれば、マッチング回路が接
続しやすくなり、配線基板上のマッチング回路まで含め
た多段電力増幅器全体を小型化できる。また、部品点数
が削減されたこと、配線基板面積が縮小されたこと、組
み立て工程が簡素化されることにより安価にパワーモジ
ュールを提供することが可能となる。さらに、各トラン
ジスタの接地端子がチップ上で直接接地されているこ
と、電力増幅器をディスクリートトランジスタで構成し
た場合と比較して寄生容量、寄生インダクタンスを少な
くできること、および同相の信号が現れる端子(パッ
ド)間を接地配線にて分離できることにより、発振を抑
制することができる。
【図1】本発明の第1の実施例を示す平面図。
【図2】本発明の第1の実施例の斜視図。
【図3】本発明の第1の実施例を用いて構成したパワー
モジュールのブロック図。
モジュールのブロック図。
【図4】本発明の第2の実施例を示す平面図とそのA−
A′線の断面図。
A′線の断面図。
【図5】従来例にて構成したパワーモジュールのブロッ
ク図とその等価回路図。
ク図とその等価回路図。
1a、1b ゲートパッド 2a、2b ソースパッド 3a、3b ドレインパッド 4a、4b 活性領域 5 接地メタライズ層 6 バイアホール 7 入力マッチング回路 8 段間マッチング回路 9 出力マッチング回路 100、200 パワートランジスタIC 100a、200a 入力段トランジスタ 100b、200b 出力段トランジスタ 300 ドライバトランジスタ 400 終段トランジスタ
Claims (4)
- 【請求項1】 同一チップ上に、多段の電力増幅器を構
成するための複数のトランジスタが、各トランジスタの
入力端子および出力端子の向きが交互になる態様にて配
置され、かつ各トランジスタの接地端子がチップ上に形
成された接地メタライズ層と短絡されていることを特徴
とする半導体装置。 - 【請求項2】 前記接地メタライズ層が、半導体基板の
裏面、側面および活性層の形成されている半導体基板表
面の外周部に形成され、基板表面の外周部に形成された
接地メタライズ層が各トランジスタの接地端子と接続さ
れていることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記各トランジスタの接地端子が半導体
基板に形成されたバイアホールを介して半導体基板の裏
面に形成された接地メタライズ層と接続されていること
を特徴とする請求項1記載の半導体装置。 - 【請求項4】 前段のトランジスタの入力端子と次段の
トランジスタの出力端子との間には、前段のトランジス
タの接地端子が介在していることを特徴とする請求項1
記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5212082A JP2580966B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体装置 |
EP94305767A EP0637844A3 (en) | 1993-08-05 | 1994-08-03 | Semi conductor device constituting multi-stage power amplifier |
US08/571,034 US5633517A (en) | 1993-08-05 | 1995-12-12 | Semiconductor device constituting multi-stage power amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5212082A JP2580966B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0750422A JPH0750422A (ja) | 1995-02-21 |
JP2580966B2 true JP2580966B2 (ja) | 1997-02-12 |
Family
ID=16616576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5212082A Expired - Fee Related JP2580966B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5633517A (ja) |
EP (1) | EP0637844A3 (ja) |
JP (1) | JP2580966B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1022300A (ja) * | 1996-07-08 | 1998-01-23 | Oki Electric Ind Co Ltd | 半導体集積回路 |
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