JP2001318130A - 半導体テストシステム - Google Patents
半導体テストシステムInfo
- Publication number
- JP2001318130A JP2001318130A JP2001095184A JP2001095184A JP2001318130A JP 2001318130 A JP2001318130 A JP 2001318130A JP 2001095184 A JP2001095184 A JP 2001095184A JP 2001095184 A JP2001095184 A JP 2001095184A JP 2001318130 A JP2001318130 A JP 2001318130A
- Authority
- JP
- Japan
- Prior art keywords
- device under
- under test
- output signal
- test
- edges
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】被試験デバイスの特性を正確に評価するため
に、被試験デバイスの出力信号に含まれるグリッチを検
出するグリッチ検出手段を有する半導体テストシステム
を提供する。 【解決手段】この半導体テストシステムは、被試験デバ
イスをテストするための信号のイベントについてそのタ
イミングデータを格納するイベントメモリと、そのイベ
ントメモリからのイベントデータに基づいて被試験デバ
イスをテストするための信号であるテストパターン、ス
トローブ信号および期待値パターンを発生するイベント
発生器と、ピンエレクトロニクスの出力信号を期待値パ
ターンと比較し、不一致があるときは不良信号を発生す
るパターンコンパレータと、被試験デバイスの出力信号
を受信し、その出力信号のエッジ数を計数してこれを期
待値エッジ数と比較することによりグリッチを検出する
グリッチ検出ユニットとを有して構成している。
に、被試験デバイスの出力信号に含まれるグリッチを検
出するグリッチ検出手段を有する半導体テストシステム
を提供する。 【解決手段】この半導体テストシステムは、被試験デバ
イスをテストするための信号のイベントについてそのタ
イミングデータを格納するイベントメモリと、そのイベ
ントメモリからのイベントデータに基づいて被試験デバ
イスをテストするための信号であるテストパターン、ス
トローブ信号および期待値パターンを発生するイベント
発生器と、ピンエレクトロニクスの出力信号を期待値パ
ターンと比較し、不一致があるときは不良信号を発生す
るパターンコンパレータと、被試験デバイスの出力信号
を受信し、その出力信号のエッジ数を計数してこれを期
待値エッジ数と比較することによりグリッチを検出する
グリッチ検出ユニットとを有して構成している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
をテストするための半導体テストシステムに関し、特
に、被試験デバイスの特性を正確に評価するために、被
試験デバイスの出力信号に含まれるグリッチを検出する
ことができるグリッチ検出手段を有する半導体テストシ
ステムに関する。
をテストするための半導体テストシステムに関し、特
に、被試験デバイスの特性を正確に評価するために、被
試験デバイスの出力信号に含まれるグリッチを検出する
ことができるグリッチ検出手段を有する半導体テストシ
ステムに関する。
【０００２】
【従来の技術】ＩＣテスタのような半導体テストシステ
ムにより、ＩＣやＬＳＩ等の半導体デバイスをテストす
る場合には、被試験半導体デバイスには、あらかじめ定
めたテストタイミングで適切なピンに、ＩＣテスタによ
り形成されたテスト信号あるいはテストパターンを供給
する。そしてＩＣテスタは、被試験デバイスからテスト
信号に応答して発生した出力信号を受信する。その出力
信号を、所定のタイミングでストローブ信号によりスト
ローブ、すなわちサンプル（標本化）し、被試験デバイ
スが正常に機能しているかを検証するために、期待値デ
ータと比較する。
ムにより、ＩＣやＬＳＩ等の半導体デバイスをテストす
る場合には、被試験半導体デバイスには、あらかじめ定
めたテストタイミングで適切なピンに、ＩＣテスタによ
り形成されたテスト信号あるいはテストパターンを供給
する。そしてＩＣテスタは、被試験デバイスからテスト
信号に応答して発生した出力信号を受信する。その出力
信号を、所定のタイミングでストローブ信号によりスト
ローブ、すなわちサンプル（標本化）し、被試験デバイ
スが正常に機能しているかを検証するために、期待値デ
ータと比較する。
【０００３】伝統的な半導体テストシステムでは、テス
ト信号やストローブ信号等のタイミングは、半導体テス
トシステムのテスタレート、あるいはテスタサイクルに
基づいて定められている。そのようなテストシステム
を、サイクル型テストシステムと呼ぶことがある。ま
た、イベント型テストシステムと呼ばれる他の種類のテ
ストシステムがある。このテストシステムでは、テスト
信号やストローブ信号はイベントメモリからのイベント
データに基づき、各ピン毎（パーピン）に直接的に生成
される。本発明は、サイクル型テストシステムにもイベ
ント型テストシステムにも有効に用いることができる。
ト信号やストローブ信号等のタイミングは、半導体テス
トシステムのテスタレート、あるいはテスタサイクルに
基づいて定められている。そのようなテストシステム
を、サイクル型テストシステムと呼ぶことがある。ま
た、イベント型テストシステムと呼ばれる他の種類のテ
ストシステムがある。このテストシステムでは、テスト
信号やストローブ信号はイベントメモリからのイベント
データに基づき、各ピン毎（パーピン）に直接的に生成
される。本発明は、サイクル型テストシステムにもイベ
ント型テストシステムにも有効に用いることができる。
【０００４】伝統的なサイクル型テストシステムの構成
例を、第１図のブロック図に示している。この例では、
テストプロセッサ１１は、テスタバスを介してテストシ
ステムの動作を制御するために、半導体テストシステム
に装備される専用プロセッサである。テストプロセッサ
１１からのテストパターンデータを受けると、パターン
発生器１２は、タイミング発生器１３とウェーブフォー
マッタ１４に、それぞれタイミングデータと波形データ
を供給する。ウェーブフォーマッタ１４は、パターン発
生器１２からの波形データと、タイミング発生器１３か
らのタイミングデータを用いてテストパターン（テスト
信号）を形成する。そのテストパターンは、ピンエレク
トロニクス２０に有するドライバ１５を介して、被試験
デバイス（ＤＵＴ）１９に供給される。
例を、第１図のブロック図に示している。この例では、
テストプロセッサ１１は、テスタバスを介してテストシ
ステムの動作を制御するために、半導体テストシステム
に装備される専用プロセッサである。テストプロセッサ
１１からのテストパターンデータを受けると、パターン
発生器１２は、タイミング発生器１３とウェーブフォー
マッタ１４に、それぞれタイミングデータと波形データ
を供給する。ウェーブフォーマッタ１４は、パターン発
生器１２からの波形データと、タイミング発生器１３か
らのタイミングデータを用いてテストパターン（テスト
信号）を形成する。そのテストパターンは、ピンエレク
トロニクス２０に有するドライバ１５を介して、被試験
デバイス（ＤＵＴ）１９に供給される。
【０００５】テストパターンを印加した結果としてのＤ
ＵＴ１９からの応答信号は、ピンエレクトロニクス２０
内に有するアナログコンパレータ１６により、あらかじ
め定めたスレッショルド電圧レベルを基準として、ロジ
ック信号に変換される。そのロジック信号は、ロジック
（パターン）コンパレータ１７により、パターン発生器
１２からの期待値データと比較される。ロジック比較の
結果は、ＤＵＴ１９のアドレスに対応するフェイルメモ
リ１８のアドレスに格納される。上述したように、ドラ
イバ１５、アナログコンパレータ１６、及び被試験デバ
イスのピンとの接続を切り替えるスイッチ（図には無
い）は、ピンエレクトロニクス２０に搭載されている。
ＵＴ１９からの応答信号は、ピンエレクトロニクス２０
内に有するアナログコンパレータ１６により、あらかじ
め定めたスレッショルド電圧レベルを基準として、ロジ
ック信号に変換される。そのロジック信号は、ロジック
（パターン）コンパレータ１７により、パターン発生器
１２からの期待値データと比較される。ロジック比較の
結果は、ＤＵＴ１９のアドレスに対応するフェイルメモ
リ１８のアドレスに格納される。上述したように、ドラ
イバ１５、アナログコンパレータ１６、及び被試験デバ
イスのピンとの接続を切り替えるスイッチ（図には無
い）は、ピンエレクトロニクス２０に搭載されている。
【０００６】イベント型テストシステムの構成例を、第
２図のブロック図に示している。イベント型テストシス
テムでは、イベントの概念、即ち被試験デバイスのテス
トに使用する信号のロジック状態のいかなる変化点とし
ての概念を用いる。例えば、そのような変化は、テスト
信号の立ち上がりエッジや下りエッジ、あるいはストロ
ーブ信号のタイミングエッジである。イベントのタイミ
ングは、基準時間点からの時間長として定義される。一
般に、そのような時間長を決めるために、基準時間点か
らの絶対的な時間差あるいは、直前のイベントからの相
対的な時間差としてのタイミングデータを、各イベント
を現すためのイベントデータとして用いる。
２図のブロック図に示している。イベント型テストシス
テムでは、イベントの概念、即ち被試験デバイスのテス
トに使用する信号のロジック状態のいかなる変化点とし
ての概念を用いる。例えば、そのような変化は、テスト
信号の立ち上がりエッジや下りエッジ、あるいはストロ
ーブ信号のタイミングエッジである。イベントのタイミ
ングは、基準時間点からの時間長として定義される。一
般に、そのような時間長を決めるために、基準時間点か
らの絶対的な時間差あるいは、直前のイベントからの相
対的な時間差としてのタイミングデータを、各イベント
を現すためのイベントデータとして用いる。
【０００７】イベント型テストシステムでは、タイミン
グメモリ（イベントメモリ）内のタイミングデータは、
各テストサイクル毎に波形、ベクター、遅延時間等によ
る複雑な情報を含む必要はないので、タイミングデータ
の記述を大幅に単純化することができる。イベント型テ
ストシステムでは、イベントメモリに格納する各イベン
トのタイミング（イベント）データは、多くの場合、現
在のイベントと直前のイベント間の時間差として表現さ
れる。このような近接のイベント間の時間差（デルタタ
イム）は、固定した基準時間点（開始点）からの時間差
（絶対時間）とは異なりその値は小さいので、メモリ内
のデータビット数も小さくでき、必要なメモリ容量を減
少することができる。
グメモリ（イベントメモリ）内のタイミングデータは、
各テストサイクル毎に波形、ベクター、遅延時間等によ
る複雑な情報を含む必要はないので、タイミングデータ
の記述を大幅に単純化することができる。イベント型テ
ストシステムでは、イベントメモリに格納する各イベン
トのタイミング（イベント）データは、多くの場合、現
在のイベントと直前のイベント間の時間差として表現さ
れる。このような近接のイベント間の時間差（デルタタ
イム）は、固定した基準時間点（開始点）からの時間差
（絶対時間）とは異なりその値は小さいので、メモリ内
のデータビット数も小さくでき、必要なメモリ容量を減
少することができる。
【０００８】第２図の例では、イベント型テストシステ
ムは、システムバス４４に接続したホストコンピュータ
４２とバスインタフェース４３、インターナルバス４
５、アドレスコントロールロジック４８、フェイルメモ
リ４７、イベントカウントメモリ５０とイベントバーニ
アメモリ５１を有するイベントメモリ、イベントサミン
グ・スケーリングロジック５２、イベント発生器２４、
及びピンエレクトロニクス２６を有する。イベント型テ
ストシステムは、ピンエレクトロニクス２６に接続した
被試験デバイス（ＤＵＴ）２８を評価する。
ムは、システムバス４４に接続したホストコンピュータ
４２とバスインタフェース４３、インターナルバス４
５、アドレスコントロールロジック４８、フェイルメモ
リ４７、イベントカウントメモリ５０とイベントバーニ
アメモリ５１を有するイベントメモリ、イベントサミン
グ・スケーリングロジック５２、イベント発生器２４、
及びピンエレクトロニクス２６を有する。イベント型テ
ストシステムは、ピンエレクトロニクス２６に接続した
被試験デバイス（ＤＵＴ）２８を評価する。
【０００９】ホストコンピュータ４２の例としては、Ｕ
ＮＩＸ（登録商標）、ウィンドーＮＴ、またはＬＩＮＵ
Ｘのオペレーテイングシステムを搭載したワークステー
ションである。ホストコンピュータ４２は、テスト動作
の開始と停止、テストプログラムや他のテストコンデイ
ション（条件）のロード、あるいはホストコンピュータ
によるテスト結果解析を行うためのユーザインタフェー
スとして機能する。ホストコンピュータ４２は、システ
ムバス４４とバスインタフェース４３とを介してハード
ウエア・テストシステムとインタフェースする。図には
無いが、ホストコンピュータ４２は、好ましくは他のテ
ストシステムかコンピュータネットワークからテスト情
報を受信送信するために、コミュニケーション・ネット
ワーク（通信回線）に接続する。
ＮＩＸ（登録商標）、ウィンドーＮＴ、またはＬＩＮＵ
Ｘのオペレーテイングシステムを搭載したワークステー
ションである。ホストコンピュータ４２は、テスト動作
の開始と停止、テストプログラムや他のテストコンデイ
ション（条件）のロード、あるいはホストコンピュータ
によるテスト結果解析を行うためのユーザインタフェー
スとして機能する。ホストコンピュータ４２は、システ
ムバス４４とバスインタフェース４３とを介してハード
ウエア・テストシステムとインタフェースする。図には
無いが、ホストコンピュータ４２は、好ましくは他のテ
ストシステムかコンピュータネットワークからテスト情
報を受信送信するために、コミュニケーション・ネット
ワーク（通信回線）に接続する。
【００１０】インターナルバス４５は、ハードウエア・
テストシステム内のバスであり、アドレスコントロール
ロジック４８、フェイルメモリ４７、イベントサミング
・スケーリングロジック５２、イベント発生器２４のよ
うな、ほとんどの機能ブロックに接続している。アドレ
スコントロールロジック４８の例は、ハードウエア・テ
ストシステム専用のテスタプロセッサであり、一般にユ
ーザーがアクセスすることは出来ない。アドレスコント
ロールロジック４８は、ホストコンピュータ４２からの
テストプログラムとテスト条件に基づき、テストシステ
ム内の他の機能ブロックにインストラクションを供給す
る。フェイルメモリ４７は、例えばＤＵＴ２８のフェイ
ル情報のようなテスト結果を、アドレスコントロールロ
ジック４８の定めるアドレスに格納する。フェイルメモ
リ４７に格納された情報は、被試験デバイスのフェイル
解析において使用される。
テストシステム内のバスであり、アドレスコントロール
ロジック４８、フェイルメモリ４７、イベントサミング
・スケーリングロジック５２、イベント発生器２４のよ
うな、ほとんどの機能ブロックに接続している。アドレ
スコントロールロジック４８の例は、ハードウエア・テ
ストシステム専用のテスタプロセッサであり、一般にユ
ーザーがアクセスすることは出来ない。アドレスコント
ロールロジック４８は、ホストコンピュータ４２からの
テストプログラムとテスト条件に基づき、テストシステ
ム内の他の機能ブロックにインストラクションを供給す
る。フェイルメモリ４７は、例えばＤＵＴ２８のフェイ
ル情報のようなテスト結果を、アドレスコントロールロ
ジック４８の定めるアドレスに格納する。フェイルメモ
リ４７に格納された情報は、被試験デバイスのフェイル
解析において使用される。
【００１１】アドレスコントロールロジック４８は、第
２図に示すように、イベントカウントメモリ５０とイベ
ントバーニアメモリ５１にアドレスデータを供給する。
実際のテストシステムでは、イベントカウントメモリと
イベントバーニアメモリのセットが多数個用いられ、そ
れぞれがテストシステムのテスタピンに対応している構
成となっている。イベントカウントメモリとイベントバ
ーニアメモリは、テスト信号やストローブ信号を形成す
るために、各イベントのタイミングデータを格納する。
イベントカウントメモリ５０は、基準クロックの整数倍
（整数部）であるタイミングデータを格納し、イベント
バーニアメモリ５１は、基準クロックの端数（端数部）
であるタイミングデータを格納する。本発明の好ましい
実施例では、各イベントのタイミングデータは、直前の
イベントからの時間差（遅延時間、またはデルタタイ
ム）で表現されている。
２図に示すように、イベントカウントメモリ５０とイベ
ントバーニアメモリ５１にアドレスデータを供給する。
実際のテストシステムでは、イベントカウントメモリと
イベントバーニアメモリのセットが多数個用いられ、そ
れぞれがテストシステムのテスタピンに対応している構
成となっている。イベントカウントメモリとイベントバ
ーニアメモリは、テスト信号やストローブ信号を形成す
るために、各イベントのタイミングデータを格納する。
イベントカウントメモリ５０は、基準クロックの整数倍
（整数部）であるタイミングデータを格納し、イベント
バーニアメモリ５１は、基準クロックの端数（端数部）
であるタイミングデータを格納する。本発明の好ましい
実施例では、各イベントのタイミングデータは、直前の
イベントからの時間差（遅延時間、またはデルタタイ
ム）で表現されている。
【００１２】イベントサミング・スケーリングロジック
５２は、イベントカウントメモリ５０とイベントバーニ
アメモリ５１からのデルタタイミングデータにより、各
イベントの総合的なタイミングを示すデータを形成する
ものである。そのような総合的なタイミングデータは、
整数倍データと端数データを次々に加算することで形成
される。このようなタイミングデータの加算のプロセス
では、端数データのキャリーオーバーオペレーション
（整数倍データへのオフセット、すなわち桁上げ）が、
イベントサミング・スケーリングロジック５２において
行われる。更に、総合的なタイミングを形成するプロセ
スにおいて、総合的タイミングを変更するために、タイ
ミングデータに所定のスケーリング係数を乗算する行程
を用いることもある。
５２は、イベントカウントメモリ５０とイベントバーニ
アメモリ５１からのデルタタイミングデータにより、各
イベントの総合的なタイミングを示すデータを形成する
ものである。そのような総合的なタイミングデータは、
整数倍データと端数データを次々に加算することで形成
される。このようなタイミングデータの加算のプロセス
では、端数データのキャリーオーバーオペレーション
（整数倍データへのオフセット、すなわち桁上げ）が、
イベントサミング・スケーリングロジック５２において
行われる。更に、総合的なタイミングを形成するプロセ
スにおいて、総合的タイミングを変更するために、タイ
ミングデータに所定のスケーリング係数を乗算する行程
を用いることもある。
【００１３】イベント発生器２４は、イベントサミング
・スケーリングロジック５２からの総合的なタイミング
データに基づいて、イベントを実際に形成する。形成さ
れたイベント（テスト信号やストローブ信号）は、ピン
エレクトロニクス２６を介してＤＵＴ２８に供給され
る。ピンエレクトロニクス２６は、多数の素子で形成さ
れ、各素子は、ドライバ、コンパレータ、及びＤＵＴ２
８に対し入力出力関係を確立するためのスイッチを有し
ている。
・スケーリングロジック５２からの総合的なタイミング
データに基づいて、イベントを実際に形成する。形成さ
れたイベント（テスト信号やストローブ信号）は、ピン
エレクトロニクス２６を介してＤＵＴ２８に供給され
る。ピンエレクトロニクス２６は、多数の素子で形成さ
れ、各素子は、ドライバ、コンパレータ、及びＤＵＴ２
８に対し入力出力関係を確立するためのスイッチを有し
ている。
【００１４】第３図は、ドライバ３５とアナログコンパ
レータ３６を有するピンエレクトロニクス２６のより詳
細な構成を示すブロック図である。この構成は、第１図
に示すサイクル型テストシステムに設けられているピン
エレクトロニクス２０の回路構成や動作と同じである。
イベント発生器２４は、ドライバ３５を介し、テスト信
号（テストパターン）としてＤＵＴ２８の入力ピンに供
給するためのドライブイベントを発生する。イベント発
生器２４は更に、ＤＵＴ２８の出力信号をサンプルする
ためのストローブ信号としてアナログコンパレータ３６
に供給するためのサンプリングイベントを発生する。ア
ナログコンパレータ３６の出力信号は、パターンコンパ
レータ３８により、イベント発生器２４からの期待値デ
ータと比較される。その比較結果にミスマッチがあった
場合には、第２図のフェイルメモリ４７にフェイル信号
を送信する。
レータ３６を有するピンエレクトロニクス２６のより詳
細な構成を示すブロック図である。この構成は、第１図
に示すサイクル型テストシステムに設けられているピン
エレクトロニクス２０の回路構成や動作と同じである。
イベント発生器２４は、ドライバ３５を介し、テスト信
号（テストパターン）としてＤＵＴ２８の入力ピンに供
給するためのドライブイベントを発生する。イベント発
生器２４は更に、ＤＵＴ２８の出力信号をサンプルする
ためのストローブ信号としてアナログコンパレータ３６
に供給するためのサンプリングイベントを発生する。ア
ナログコンパレータ３６の出力信号は、パターンコンパ
レータ３８により、イベント発生器２４からの期待値デ
ータと比較される。その比較結果にミスマッチがあった
場合には、第２図のフェイルメモリ４７にフェイル信号
を送信する。
【００１５】第４図（Ａ）は、被試験デバイスの回路例
を示し、第４図（Ｂ）−第４図（Ｄ）は、第４図（Ａ）
の回路構成における波形例を示している。第４図（Ａ）
のデバイスに、第４図（Ｂ）の信号が入力Ｉ１に印加さ
れ、第４図（Ｃ）のクロックが入力Ｉ２に印加されたと
き、そのデバイスの出力Ｏに、第４図（Ｄ）に示す出力
信号を生成する。第３図について上述したように、期待
出力信号と一致するかを検証するために、第４図（Ｄ）
の出力信号を、ストローブ点でサンプルする。
を示し、第４図（Ｂ）−第４図（Ｄ）は、第４図（Ａ）
の回路構成における波形例を示している。第４図（Ａ）
のデバイスに、第４図（Ｂ）の信号が入力Ｉ１に印加さ
れ、第４図（Ｃ）のクロックが入力Ｉ２に印加されたと
き、そのデバイスの出力Ｏに、第４図（Ｄ）に示す出力
信号を生成する。第３図について上述したように、期待
出力信号と一致するかを検証するために、第４図（Ｄ）
の出力信号を、ストローブ点でサンプルする。
【００１６】この状況を第５図（Ａ）−第５図（Ｄ）に
示している。被試験デバイスの入力クロックと出力信号
を、それぞれ第５図（Ａ）−第５図（Ｃ）に示してい
る。第５図（Ｃ）の出力信号を、第５図（Ｄ）の矢印で
示すようなストローブ信号のタイミングでサンプルす
る。出力信号が全てのストローブ点において期待値出力
信号とマッチした場合は、被試験デバイスは良品とみな
され、そのテストパターンに関しては合格となる。実際
のデバイステストでは、ストローブのタイミングは、通
常、第５図（Ｄ）に示すように、想定した出力信号の状
態転移の直後の位置に設定する。
示している。被試験デバイスの入力クロックと出力信号
を、それぞれ第５図（Ａ）−第５図（Ｃ）に示してい
る。第５図（Ｃ）の出力信号を、第５図（Ｄ）の矢印で
示すようなストローブ信号のタイミングでサンプルす
る。出力信号が全てのストローブ点において期待値出力
信号とマッチした場合は、被試験デバイスは良品とみな
され、そのテストパターンに関しては合格となる。実際
のデバイステストでは、ストローブのタイミングは、通
常、第５図（Ｄ）に示すように、想定した出力信号の状
態転移の直後の位置に設定する。
【００１７】第６図（Ａ）−第６図（Ｃ）は、前述の例
で示したと同じテストパターンを受けたときに、欠陥の
あるデバイスが、想定した信号と異なる出力信号を発生
した状況を示している。第６図（Ａ）は、想定した（期
待）出力信号を示し、第６図（Ｂ）は、被試験デバイス
からの実際の出力信号を示している。第６図（Ｂ）の出
力信号は、波形のシェードした部分（ドットのある部
分）にグリッチを有しているため不良である。しかし、
第６図（Ｃ）のストローブ信号のタイミングでサンプル
した結果は、全テスト点について結果は正常とされ、テ
スト結果は合格となる。この不良は、メーカー等のユー
ザが、出力信号に有するグリッチを検出できるようにテ
ストプログラムを変更しない限り、あるいは顧客のアプ
リケーション上でしか検出できない。これは、デバイス
メーカーや顧客にとり、コスト上の損失が大きい。
で示したと同じテストパターンを受けたときに、欠陥の
あるデバイスが、想定した信号と異なる出力信号を発生
した状況を示している。第６図（Ａ）は、想定した（期
待）出力信号を示し、第６図（Ｂ）は、被試験デバイス
からの実際の出力信号を示している。第６図（Ｂ）の出
力信号は、波形のシェードした部分（ドットのある部
分）にグリッチを有しているため不良である。しかし、
第６図（Ｃ）のストローブ信号のタイミングでサンプル
した結果は、全テスト点について結果は正常とされ、テ
スト結果は合格となる。この不良は、メーカー等のユー
ザが、出力信号に有するグリッチを検出できるようにテ
ストプログラムを変更しない限り、あるいは顧客のアプ
リケーション上でしか検出できない。これは、デバイス
メーカーや顧客にとり、コスト上の損失が大きい。
【００１８】
【発明が解決しようとする課題】従って、本発明の目的
は、被試験デバイスの出力信号を正確に評価するよう、
被試験デバイスの出力信号に含まれるグリッチを検出す
るためのグリッチ検出手段を有する半導体テストシステ
ムを提供することにある。
は、被試験デバイスの出力信号を正確に評価するよう、
被試験デバイスの出力信号に含まれるグリッチを検出す
るためのグリッチ検出手段を有する半導体テストシステ
ムを提供することにある。
【００１９】また、本発明の他の目的は、被試験デバイ
スからの出力信号におけるエッジ数を正規のエッジ数と
比較するためにその出力信号のエッジ数を計数するエッ
ジカウントユニットを有したグリッチ検出手段を備え、
これにより出力信号中のグリッチを検出できるように構
成した半導体テストシステムを提供することにある。
スからの出力信号におけるエッジ数を正規のエッジ数と
比較するためにその出力信号のエッジ数を計数するエッ
ジカウントユニットを有したグリッチ検出手段を備え、
これにより出力信号中のグリッチを検出できるように構
成した半導体テストシステムを提供することにある。
【００２０】また、本発明の更に他の目的は、被試験デ
バイスの出力信号の１サイクル内について多数のストロ
ーブを用いることにより、被試験デバイスの出力信号中
のグリッチを検出することができるグリッチ検出手段を
有する半導体テストシステムを提供することにある。
バイスの出力信号の１サイクル内について多数のストロ
ーブを用いることにより、被試験デバイスの出力信号中
のグリッチを検出することができるグリッチ検出手段を
有する半導体テストシステムを提供することにある。
【００２１】また、本発明の更に他の目的は、被試験デ
バイスの出力信号の１サイクル内について位相（タイミ
ング）を連続的に変化させた連続ストローブ信号を用い
ることにより、被試験デバイスからの出力信号中のグリ
ッチを検出することができるグリッチ検出手段を有する
半導体テストシステムを提供することにある。
バイスの出力信号の１サイクル内について位相（タイミ
ング）を連続的に変化させた連続ストローブ信号を用い
ることにより、被試験デバイスからの出力信号中のグリ
ッチを検出することができるグリッチ検出手段を有する
半導体テストシステムを提供することにある。
【００２２】
【課題を解決するための手段】本発明は、被試験デバイ
スの機能と信号品質を正確に評価することができるよう
に、被試験デバイスからの出力信号中のグリッチを検出
することができるグリッチ検出手段を有する半導体テス
トシステムである。グリッチ検出手段は、出力信号のエ
ッジ数をカウントし、期待出力信号のエッジ数と比較す
るためのエッジカウントユニットを有する。被試験デバ
イスからの出力信号のエッジ数が、期待出力信号のエッ
ジ数よりも大きい場合は、グリッチが存在すると判断さ
れる。本発明の別の態様では、グリッチ検出手段は、被
試験デバイスの出力信号の１サイクル内において多数の
ストローブ（マルチストローブ）を発生させる手段、あ
るいは出力信号の１サイクル内においてタイミング（位
相）が連続的変化する連続ストローブを発生させる手段
を有する。
スの機能と信号品質を正確に評価することができるよう
に、被試験デバイスからの出力信号中のグリッチを検出
することができるグリッチ検出手段を有する半導体テス
トシステムである。グリッチ検出手段は、出力信号のエ
ッジ数をカウントし、期待出力信号のエッジ数と比較す
るためのエッジカウントユニットを有する。被試験デバ
イスからの出力信号のエッジ数が、期待出力信号のエッ
ジ数よりも大きい場合は、グリッチが存在すると判断さ
れる。本発明の別の態様では、グリッチ検出手段は、被
試験デバイスの出力信号の１サイクル内において多数の
ストローブ（マルチストローブ）を発生させる手段、あ
るいは出力信号の１サイクル内においてタイミング（位
相）が連続的変化する連続ストローブを発生させる手段
を有する。
【００２３】本発明では、半導体デバイスをテストする
半導体テストシステムは、イベントのタイミングデータ
を格納するイベントメモリと（そのイベントは被試験デ
バイスをテストするために発生する信号におけるいかな
る変化点をも示す）、そのイベントメモリからのイベン
トデータに基づいて被試験デバイスをテストするための
信号であるテストパターン、ストローブ信号および期待
値パターンを発生するイベント発生器と、そのイベント
発生器と被試験デバイス間に配置され、イベント発生器
からのテストパターンを被試験デバイスに供給し、かつ
被試験デバイスの出力信号を受信してイベント発生器か
らのストローブ信号のタイミングでサンプルするピンエ
レクトロニクスと、そのピンエレクトロニクスの出力信
号を期待値パターンと比較し、不一致があるときは不良
信号を発生するパターンコンパレータと、被試験デバイ
スの出力信号を受信し、その出力信号のエッジ数を計数
してこれを期待値エッジ数と比較することによりグリッ
チを検出するグリッチ検出ユニットと、を有して構成し
ている。
半導体テストシステムは、イベントのタイミングデータ
を格納するイベントメモリと（そのイベントは被試験デ
バイスをテストするために発生する信号におけるいかな
る変化点をも示す）、そのイベントメモリからのイベン
トデータに基づいて被試験デバイスをテストするための
信号であるテストパターン、ストローブ信号および期待
値パターンを発生するイベント発生器と、そのイベント
発生器と被試験デバイス間に配置され、イベント発生器
からのテストパターンを被試験デバイスに供給し、かつ
被試験デバイスの出力信号を受信してイベント発生器か
らのストローブ信号のタイミングでサンプルするピンエ
レクトロニクスと、そのピンエレクトロニクスの出力信
号を期待値パターンと比較し、不一致があるときは不良
信号を発生するパターンコンパレータと、被試験デバイ
スの出力信号を受信し、その出力信号のエッジ数を計数
してこれを期待値エッジ数と比較することによりグリッ
チを検出するグリッチ検出ユニットと、を有して構成し
ている。
【００２４】また、本発明の他の態様においては、被試
験デバイスの出力信号に存在するグリッチを、出力信号
のサイクル内で多数のストローブ（マルチストローブ）
信号を用いて検出する。更に他の様態では、被試験デバ
イスの出力信号に存在するグリッチを、出力信号のサイ
クル内でタイミング（位相）が連続的に変化する連続的
ストローブを用いて検出する。本発明によれば、半導体
テストシステムは、被試験デバイスを正確に評価するた
めに、被試験デバイスからの出力信号におけるグリッチ
を効果的に検出することができるグリッチ検出ユニット
を有している。本発明の第１態様におけるグリッチ検出
ユニットは、テストシステムに少量のハードウエアを追
加するのみで、被試験デバイスの出力における予期しな
い転移を検出することができる。グリッチ検出ユニット
は更に、長大なテストパターンの発生やデバイスのテス
ト時間の増加を伴わずに、フェイル検出の確度を高める
ことができる。本発明の第２態様では、グリッチは、本
発明のマルチストローブ信号あるいは連続ストローブ信
号により、正確に検出をすることができる。この第２態
様は、テストシステムに何らのハードウエアを付加する
ことなく、被試験デバイスの出力信号に含まれるグリッ
チを効果的に検出することができる。
験デバイスの出力信号に存在するグリッチを、出力信号
のサイクル内で多数のストローブ（マルチストローブ）
信号を用いて検出する。更に他の様態では、被試験デバ
イスの出力信号に存在するグリッチを、出力信号のサイ
クル内でタイミング（位相）が連続的に変化する連続的
ストローブを用いて検出する。本発明によれば、半導体
テストシステムは、被試験デバイスを正確に評価するた
めに、被試験デバイスからの出力信号におけるグリッチ
を効果的に検出することができるグリッチ検出ユニット
を有している。本発明の第１態様におけるグリッチ検出
ユニットは、テストシステムに少量のハードウエアを追
加するのみで、被試験デバイスの出力における予期しな
い転移を検出することができる。グリッチ検出ユニット
は更に、長大なテストパターンの発生やデバイスのテス
ト時間の増加を伴わずに、フェイル検出の確度を高める
ことができる。本発明の第２態様では、グリッチは、本
発明のマルチストローブ信号あるいは連続ストローブ信
号により、正確に検出をすることができる。この第２態
様は、テストシステムに何らのハードウエアを付加する
ことなく、被試験デバイスの出力信号に含まれるグリッ
チを効果的に検出することができる。
【００２５】
【発明の実施の形態】本発明は、被試験デバイスの機能
と信号品質を正確に評価することができるように、被試
験デバイスからの出力信号中のグリッチを検出すること
ができるグリッチ検出手段を有する半導体テストシステ
ムである。本発明の第１態様では、グリッチ検出手段
は、出力信号のエッジ数をカウントし、期待出力信号の
エッジ数と比較するためのエッジカウントユニットを有
する。被試験デバイスからの出力信号のエッジ数が、期
待出力信号のエッジ数よりも大きい場合は、グリッチが
存在すると判断される。本発明の別の態様では、グリッ
チ検出手段は、被試験デバイスの出力信号の１サイクル
内において多数のストローブ（マルチストローブ）を発
生させる手段、あるいは出力信号の１サイクル内におい
てタイミング（位相）が連続的変化する連続ストローブ
を発生させる手段を有する。
と信号品質を正確に評価することができるように、被試
験デバイスからの出力信号中のグリッチを検出すること
ができるグリッチ検出手段を有する半導体テストシステ
ムである。本発明の第１態様では、グリッチ検出手段
は、出力信号のエッジ数をカウントし、期待出力信号の
エッジ数と比較するためのエッジカウントユニットを有
する。被試験デバイスからの出力信号のエッジ数が、期
待出力信号のエッジ数よりも大きい場合は、グリッチが
存在すると判断される。本発明の別の態様では、グリッ
チ検出手段は、被試験デバイスの出力信号の１サイクル
内において多数のストローブ（マルチストローブ）を発
生させる手段、あるいは出力信号の１サイクル内におい
てタイミング（位相）が連続的変化する連続ストローブ
を発生させる手段を有する。
【００２６】第７図（Ａ）に示すような回路を、半導体
テストシステムにより第７図（Ｂ）のテスト信号を印加
することによりテストする状況を想定する。第７図
（Ｂ）に示すように、この場合の期待出力信号を「０」
である。この例では、被試験デバイスの実際の出力信号
は、第７図（Ｃ）の左側においては「０」となっており
正常である。しかし、入力信号に変化がないのに、被試
験回路の出力信号が、第７図（Ｃ）の右側では、高レベ
ル「１」に変化しており不良である。第７図（Ｄ）に示
すストローブ点Ｔ２は、出力信号にあるグリッチ等の欠
陥を検出することができるが、ストローブ点Ｔ１はこの
ような欠陥を検出できない。
テストシステムにより第７図（Ｂ）のテスト信号を印加
することによりテストする状況を想定する。第７図
（Ｂ）に示すように、この場合の期待出力信号を「０」
である。この例では、被試験デバイスの実際の出力信号
は、第７図（Ｃ）の左側においては「０」となっており
正常である。しかし、入力信号に変化がないのに、被試
験回路の出力信号が、第７図（Ｃ）の右側では、高レベ
ル「１」に変化しており不良である。第７図（Ｄ）に示
すストローブ点Ｔ２は、出力信号にあるグリッチ等の欠
陥を検出することができるが、ストローブ点Ｔ１はこの
ような欠陥を検出できない。
【００２７】本発明の第１態様では、グリッチ検出ユニ
ット（回路）が、半導体テストシステムに装備されてい
る。半導体テストシステムに用いるグリッチ検出ユニッ
トの構成例を、第８図に示している。この例では、グリ
ッチ検出ユニット５３は、ピンエレクトロニクス２６と
イベント発生器２４間に接続されている。ピンエレクト
ロニクス２６と接続しているので、被試験デバイスの出
力信号を受信し、イベント発生器２４と接続しているの
で、期待出力信号を受信する。被試験デバイスの出力信
号にグリッチがあることを検出した場合には、グリッチ
検出ユニット５３は、検出信号を発生する。
ット（回路）が、半導体テストシステムに装備されてい
る。半導体テストシステムに用いるグリッチ検出ユニッ
トの構成例を、第８図に示している。この例では、グリ
ッチ検出ユニット５３は、ピンエレクトロニクス２６と
イベント発生器２４間に接続されている。ピンエレクト
ロニクス２６と接続しているので、被試験デバイスの出
力信号を受信し、イベント発生器２４と接続しているの
で、期待出力信号を受信する。被試験デバイスの出力信
号にグリッチがあることを検出した場合には、グリッチ
検出ユニット５３は、検出信号を発生する。
【００２８】グリッチ検出ユニット５３は、ロジック
（エッジ）コンパレータ５５、エッジカウントユニット
５６、及びエッジカウントユニット５８を有する。エッ
ジカウントユニット５８は、被試験デバイスからの出力
信号におけるエッジ数を計数する。エッジカウントユニ
ット５６は、イベント発生器（パターン発生器）２４か
らの期待出力信号におけるエッジ数を計数する。エッジ
カウントユニット５８とエッジカウントユニット５６で
計数（カウント）されたエッジ数は、ロジックコンパレ
ータ５５で比較される。エッジカウントユニット５８で
カウントしたエッジ数が、エッジカウントユニット５６
でカウントしたエッジ数よりも大きい場合は、被試験デ
バイスの出力信号にグリッチがあるということになる。
従って、ロジックコンパレータ５５は、グリッチ検出信
号を生成し、それを例えばテストシステムのホストコン
ピュータ等に供給する。第８図の構成において、もしテ
ストシステムが、期待出力信号に関するエッジ数を直接
生成するようにされている場合には、エッジカウンタユ
ニット５６は不要である。
（エッジ）コンパレータ５５、エッジカウントユニット
５６、及びエッジカウントユニット５８を有する。エッ
ジカウントユニット５８は、被試験デバイスからの出力
信号におけるエッジ数を計数する。エッジカウントユニ
ット５６は、イベント発生器（パターン発生器）２４か
らの期待出力信号におけるエッジ数を計数する。エッジ
カウントユニット５８とエッジカウントユニット５６で
計数（カウント）されたエッジ数は、ロジックコンパレ
ータ５５で比較される。エッジカウントユニット５８で
カウントしたエッジ数が、エッジカウントユニット５６
でカウントしたエッジ数よりも大きい場合は、被試験デ
バイスの出力信号にグリッチがあるということになる。
従って、ロジックコンパレータ５５は、グリッチ検出信
号を生成し、それを例えばテストシステムのホストコン
ピュータ等に供給する。第８図の構成において、もしテ
ストシステムが、期待出力信号に関するエッジ数を直接
生成するようにされている場合には、エッジカウンタユ
ニット５６は不要である。
【００２９】グリッチ検出ユニット５３のより詳細な構
成例を第９図に示す。この図では、基本的に、第８図の
エッジカウントユニット５８とロジックコンパレータ５
５の結合された状態を示している。エッジカウントユニ
ット５８は、アナログコンパレータ６２と６４、バッフ
ァー６３と６５、エッジカウンタ６７と６８、マルチプ
レクサ７１、及び入力信号デコーダ７２を有する。エッ
ジカウントユニット５８は、入力信号（被試験デバイス
の出力信号）のエッジ数をカウントする。図には無い
が、期待信号のエッジ数をカウントする第８図のエッジ
カウントユニット５６も同様にしてこのテストシステム
に用いることができる。エッジカウントユニット５６
は、エッジカウントユニット５８と同じ構成をしてい
る。
成例を第９図に示す。この図では、基本的に、第８図の
エッジカウントユニット５８とロジックコンパレータ５
５の結合された状態を示している。エッジカウントユニ
ット５８は、アナログコンパレータ６２と６４、バッフ
ァー６３と６５、エッジカウンタ６７と６８、マルチプ
レクサ７１、及び入力信号デコーダ７２を有する。エッ
ジカウントユニット５８は、入力信号（被試験デバイス
の出力信号）のエッジ数をカウントする。図には無い
が、期待信号のエッジ数をカウントする第８図のエッジ
カウントユニット５６も同様にしてこのテストシステム
に用いることができる。エッジカウントユニット５６
は、エッジカウントユニット５８と同じ構成をしてい
る。
【００３０】アナログコンパレータ６２は、例えばシュ
ミットトリガ回路の構成をしており、入力信号（被試験
デバイスの出力信号）のロジック「１」を決定するため
に、スレッショルド電圧ＶOHが供給されている。アナロ
グコンパレータ６２の出力は、エッジカウンタ６７に供
給されている。同様に、アナログコンパレータ６４は、
例えばシュミットトリガ回路の構成をしており、入力信
号内ロジック「０」を決定するために、スレッショルド
電圧ＶOLが供給されている。アナログコンパレータ６４
の出力は、エッジカウンタ６８に供給されている。
ミットトリガ回路の構成をしており、入力信号（被試験
デバイスの出力信号）のロジック「１」を決定するため
に、スレッショルド電圧ＶOHが供給されている。アナロ
グコンパレータ６２の出力は、エッジカウンタ６７に供
給されている。同様に、アナログコンパレータ６４は、
例えばシュミットトリガ回路の構成をしており、入力信
号内ロジック「０」を決定するために、スレッショルド
電圧ＶOLが供給されている。アナログコンパレータ６４
の出力は、エッジカウンタ６８に供給されている。
【００３１】従って、エッジカウンタ６７は、入力信号
の立ち上がりエッジ数をカウントし、エッジカウンタ６
８は、入力信号の下りエッジ数をカウントする。マルチ
プレクサ７１は、エッジカウンタ６７と６８のどちらか
のカウントデータを選択し、期待エッジ数と比較するた
めに、選択したカウントデータをロジック（エッジ）コ
ンパレータ５５に供給する。入力信号デコーダ７２は、
入力信号の値が「０」、「１」、または「Ｚ」であるか
を決定する。この情報は、ロジックコンパレータ５５が
ＤＵＴの出力信号にグリッチが含まれていることを検出
した場合に、第１図や第３図に示すフェイルメモリに送
信される。フェイルメモリに格納されたデータは、テス
ト後のフェイル解析の段階で用いられる。
の立ち上がりエッジ数をカウントし、エッジカウンタ６
８は、入力信号の下りエッジ数をカウントする。マルチ
プレクサ７１は、エッジカウンタ６７と６８のどちらか
のカウントデータを選択し、期待エッジ数と比較するた
めに、選択したカウントデータをロジック（エッジ）コ
ンパレータ５５に供給する。入力信号デコーダ７２は、
入力信号の値が「０」、「１」、または「Ｚ」であるか
を決定する。この情報は、ロジックコンパレータ５５が
ＤＵＴの出力信号にグリッチが含まれていることを検出
した場合に、第１図や第３図に示すフェイルメモリに送
信される。フェイルメモリに格納されたデータは、テス
ト後のフェイル解析の段階で用いられる。
【００３２】第１０図は、第９図のエッジカウンタ６７
や６８の構成例を示している。この例では、エッジカウ
ンタは、リップルカウンタの構成を用いて実現されてい
る。この構成により、最小のロジックサイズで、高周波
数のグリッチを検出させることができる。リップルカウ
ンタを用いる他の有利な点は、入力信号（被試験デバイ
スの出力信号）に対して負荷が軽いことである。第１０
図の例は、３２ビットのリップルカウンタであり、３２
のエッジトリガフリップフロップ回路あるいはトグルフ
リップフロップ回路を直列に接続している。フリップフ
ロップ回路の全ての出力は、互いにワイヤドＯＲで接続
されている。
や６８の構成例を示している。この例では、エッジカウ
ンタは、リップルカウンタの構成を用いて実現されてい
る。この構成により、最小のロジックサイズで、高周波
数のグリッチを検出させることができる。リップルカウ
ンタを用いる他の有利な点は、入力信号（被試験デバイ
スの出力信号）に対して負荷が軽いことである。第１０
図の例は、３２ビットのリップルカウンタであり、３２
のエッジトリガフリップフロップ回路あるいはトグルフ
リップフロップ回路を直列に接続している。フリップフ
ロップ回路の全ての出力は、互いにワイヤドＯＲで接続
されている。
【００３３】第５図の例に戻り、本発明のグリッチ検出
ユニット５３は、下記のようにして、本発明の目的を達
成する。既知の良品デバイスでは、デバイスの出力信号
の立ち上がりエッジ数は２である。テストパターンの実
行後に、テストシステムは、エッジカウンタ６７のカウ
ントデータを読み、その結果を期待データと比較する。
この例では、エッジカウンタ６７のカウントデータは、
エッジ数「４」であり、したがってグリッチがあること
を示す。これにより、ユーザーに更に綿密な調査が必要
であることを知らせる。
ユニット５３は、下記のようにして、本発明の目的を達
成する。既知の良品デバイスでは、デバイスの出力信号
の立ち上がりエッジ数は２である。テストパターンの実
行後に、テストシステムは、エッジカウンタ６７のカウ
ントデータを読み、その結果を期待データと比較する。
この例では、エッジカウンタ６７のカウントデータは、
エッジ数「４」であり、したがってグリッチがあること
を示す。これにより、ユーザーに更に綿密な調査が必要
であることを知らせる。
【００３４】前述のように、本発明のグリッチ検出ユニ
ットは、テストシステムに少量のハードウエアを付加す
るのみで、被試験デバイスの出力信号における予期しな
い出力転移を検出することができる。グリッチ検出ユニ
ットは、長大なテストパターンの発生や、デバイスのテ
スト時間の増加を伴わずに、フェイル検出の確度を高め
ることができる。
ットは、テストシステムに少量のハードウエアを付加す
るのみで、被試験デバイスの出力信号における予期しな
い出力転移を検出することができる。グリッチ検出ユニ
ットは、長大なテストパターンの発生や、デバイスのテ
スト時間の増加を伴わずに、フェイル検出の確度を高め
ることができる。
【００３５】グリッチを検出するための本発明の第２態
様を、第１１図（Ａ）−第１１図（Ｃ）および第１２図
（Ａ）−第１２図（Ｃ）のタイミングチャートに示す。
第１のアプローチは、第１１図（Ａ）−１１図（Ｃ）に
示すように、デバイス出力のサイクル内で多数のストロ
ーブ（マルチストローブ）を用いることである。この例
では、第１１図（Ａ）は、期待出力信号を示し、第１１
図（Ｂ）は、グリッチを有する被試験デバイスの実際の
出力信号を示し、第１１図（Ｃ）は、本発明によるマル
チストローブのタイミングの例を示す。ユーザーは、テ
スト条件をセットする際に、このタイミングと精度（隣
接ストローブ間の時間差）を設定することができる。
様を、第１１図（Ａ）−第１１図（Ｃ）および第１２図
（Ａ）−第１２図（Ｃ）のタイミングチャートに示す。
第１のアプローチは、第１１図（Ａ）−１１図（Ｃ）に
示すように、デバイス出力のサイクル内で多数のストロ
ーブ（マルチストローブ）を用いることである。この例
では、第１１図（Ａ）は、期待出力信号を示し、第１１
図（Ｂ）は、グリッチを有する被試験デバイスの実際の
出力信号を示し、第１１図（Ｃ）は、本発明によるマル
チストローブのタイミングの例を示す。ユーザーは、テ
スト条件をセットする際に、このタイミングと精度（隣
接ストローブ間の時間差）を設定することができる。
【００３６】第２アプローチは、第１２図（Ａ）−第１
２図（Ｃ）に示すように、出力デバイスのサイクル内で
連続的ストローブを用いることである。この例では、第
１２図（Ａ）は、期待出力信号を示し、第１２図（Ｂ）
は、グリッチを有する被試験デバイスの実際の出力信号
を示し、第１１図（Ｃ）は、本発明による連続ストロー
ブの例を示す。連続ストローブは、イベントメモリ内の
イベントタイミングデータのプログラムにより、または
イベント発生器の動作により、以前のイベントとの時間
差を連続的に増加して発生する。ユーザーは、出力信号
に連続的ストローブを適用するための、被試験デバイス
のサイクル内の範囲を指定することができる。例えば、
連続的ストローブは、第１２図（Ｃ）のＥ１とＥ２の範
囲やＥ３とＥ４の範囲のように、特定した時間にわたり
起動させることが可能である。
２図（Ｃ）に示すように、出力デバイスのサイクル内で
連続的ストローブを用いることである。この例では、第
１２図（Ａ）は、期待出力信号を示し、第１２図（Ｂ）
は、グリッチを有する被試験デバイスの実際の出力信号
を示し、第１１図（Ｃ）は、本発明による連続ストロー
ブの例を示す。連続ストローブは、イベントメモリ内の
イベントタイミングデータのプログラムにより、または
イベント発生器の動作により、以前のイベントとの時間
差を連続的に増加して発生する。ユーザーは、出力信号
に連続的ストローブを適用するための、被試験デバイス
のサイクル内の範囲を指定することができる。例えば、
連続的ストローブは、第１２図（Ｃ）のＥ１とＥ２の範
囲やＥ３とＥ４の範囲のように、特定した時間にわたり
起動させることが可能である。
【００３７】このように本発明の第２態様では、マルチ
ストローブ信号あるいは連続的ストローブ信号を用いて
グリッチを正確に検出することができる。この第２態様
では、テストシステムに格別のハードウエアを付加せず
に、被試験デバイスの出力信号内に有するグリッチを検
出するのに効果的である。
ストローブ信号あるいは連続的ストローブ信号を用いて
グリッチを正確に検出することができる。この第２態様
では、テストシステムに格別のハードウエアを付加せず
に、被試験デバイスの出力信号内に有するグリッチを検
出するのに効果的である。
【００３８】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
半導体テストシステムは、被試験デバイスを正確に評価
するために、被試験デバイスからの出力信号におけるグ
リッチを効果的に検出することができるグリッチ検出ユ
ニットを有している。本発明の第１態様におけるグリッ
チ検出ユニットは、テストシステムに少量のハードウエ
アを追加するのみで、被試験デバイスの出力における予
期しない転移を検出することができる。グリッチ検出ユ
ニットは更に、長大なテストパターンの発生やデバイス
のテスト時間の増加を伴わずに、フェイル検出の確度を
高めることができる。本発明の第２態様では、グリッチ
は、本発明のマルチストローブ信号あるいは連続ストロ
ーブ信号により、正確に検出をすることができる。この
第２態様は、テストシステムに何らのハードウエアを付
加することなく、被試験デバイスの出力信号に含まれる
グリッチを効果的に検出することができる。
半導体テストシステムは、被試験デバイスを正確に評価
するために、被試験デバイスからの出力信号におけるグ
リッチを効果的に検出することができるグリッチ検出ユ
ニットを有している。本発明の第１態様におけるグリッ
チ検出ユニットは、テストシステムに少量のハードウエ
アを追加するのみで、被試験デバイスの出力における予
期しない転移を検出することができる。グリッチ検出ユ
ニットは更に、長大なテストパターンの発生やデバイス
のテスト時間の増加を伴わずに、フェイル検出の確度を
高めることができる。本発明の第２態様では、グリッチ
は、本発明のマルチストローブ信号あるいは連続ストロ
ーブ信号により、正確に検出をすることができる。この
第２態様は、テストシステムに何らのハードウエアを付
加することなく、被試験デバイスの出力信号に含まれる
グリッチを効果的に検出することができる。
【図１】イベント型テストシステムの基本的構成例を示
す概念ブロック図である。
す概念ブロック図である。
【図２】サイクル型テストシステムの基本的構成例を示
す概念ブロック図である。
す概念ブロック図である。
【図３】第１図と第２図のピンエレクトロニクスと、半
導体デバイスをテストするためのドライブイベント（テ
ストパターン）とサンプリングイベント（ストローブ信
号）に関するより詳細な構成例を示すブロック図であ
る。
導体デバイスをテストするためのドライブイベント（テ
ストパターン）とサンプリングイベント（ストローブ信
号）に関するより詳細な構成例を示すブロック図であ
る。
【図４】（Ａ）は、被試験デバイス例を示す回路図であ
り、（Ｂ）−（Ｄ）は、第４図（Ａ）に示す被試験デバ
イスの入力出力信号の波形を示すタイミングチャートで
ある。
り、（Ｂ）−（Ｄ）は、第４図（Ａ）に示す被試験デバ
イスの入力出力信号の波形を示すタイミングチャートで
ある。
【図５】（Ａ）−（Ｃ）は、第４図（Ａ）に示す被試験
デバイスの入力出力信号の波形を示すタイミングチャー
トであり、（Ｄ）は、第５図（Ｃ）に示す被試験デバイ
スの出力信号をサンプルするストローブ信号のタイミン
グを示すタイミングチャートである。
デバイスの入力出力信号の波形を示すタイミングチャー
トであり、（Ｄ）は、第５図（Ｃ）に示す被試験デバイ
スの出力信号をサンプルするストローブ信号のタイミン
グを示すタイミングチャートである。
【図６】（Ａ）−（Ｃ）は、期待出力信号、グリッチを
有する被試験デバイスの実際の出力信号、及びストロー
ブ信号間のタイミング関係を示すタイミングチャートで
ある。
有する被試験デバイスの実際の出力信号、及びストロー
ブ信号間のタイミング関係を示すタイミングチャートで
ある。
【図７】（Ａ）は、被試験デバイス例を示す回路図であ
り、（Ｂ）−（Ｃ）は、第７図（Ａ）に示す被試験デバ
イスの入力出力信号の波形を示すタイミングチャートで
あり、（Ｄ）は、ストローブ信号のタイミングを示すタ
イミングチャートである。
り、（Ｂ）−（Ｃ）は、第７図（Ａ）に示す被試験デバ
イスの入力出力信号の波形を示すタイミングチャートで
あり、（Ｄ）は、ストローブ信号のタイミングを示すタ
イミングチャートである。
【図８】半導体テストシステムに用いる本発明のグリッ
チ検出ユニットの構成例を示すブロック図である。
チ検出ユニットの構成例を示すブロック図である。
【図９】本発明のグリッチ検出ユニットにおける回路構
成のより詳細な例を示すブロック図である。
成のより詳細な例を示すブロック図である。
【図１０】本発明における第９図のグリッチ検出ユニッ
トに用いるエッジカウンタの構成例を示す回路図であ
る。
トに用いるエッジカウンタの構成例を示す回路図であ
る。
【図１１】（Ａ）−（Ｃ）は、期待出力信号、グリッチ
を有する被試験デバイスの実際の出力信号、及び本発明
のマルチストローブ信号間のタイミング関係を示すタイ
ミングチャートである。
を有する被試験デバイスの実際の出力信号、及び本発明
のマルチストローブ信号間のタイミング関係を示すタイ
ミングチャートである。
【図１２】（Ａ）−（Ｃ）は、期待出力信号、グリッチ
を有する被試験デバイスの実際の出力信号、及び本発明
の連続ストローブ信号間のタイミング関係を示すタイミ
ングチャートである。
を有する被試験デバイスの実際の出力信号、及び本発明
の連続ストローブ信号間のタイミング関係を示すタイミ
ングチャートである。
２４ イベント発生器 ２６ ピンエレクトロニクス ２８ ＤＵＴ ３５ ドライバ ３６ アナログコンパレータ ３８ パターンコンパレータ ５３ グリッチ検出ユニット ５５ ロジック（エッジ）コンパレータ ５６ エッジカウントユニット ５８ エッジカウントユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅森 茂 アメリカ合衆国、カリフォルニア州、サン タクララ、スコット・ブラバラード 3201
Claims (12)
- 【請求項１】 半導体デバイスをテストするための半導
体テストシステムにおいて、 被試験半導体デバイスをテストするために発生する信号
のイベントについて、そのタイミングデータを格納する
イベントメモリと、 そのイベントメモリからのイベントデータに基づいて被
試験デバイスをテストするための信号であるテストパタ
ーン、ストローブ信号および期待値パターンを発生する
イベント発生器と、 そのイベント発生器と被試験デバイス間に配置され、イ
ベント発生器からのテストパターンを被試験デバイスに
供給し、かつ被試験デバイスの出力信号を受信してイベ
ント発生器からのストローブ信号のタイミングでサンプ
ル（標本化）するピンエレクトロニクスと、 そのピンエレクトロニクスからの出力信号を上記期待値
パターンと比較して、不一致があるときは不良信号を発
生するパターンコンパレータと、 被試験デバイスの出力信号を受信し、その出力信号のエ
ッジ数を計数してこれを期待値エッジ数と比較すること
によりその出力信号中のグリッチを検出するグリッチ検
出ユニットと、 により構成することを特徴とする半導体テストシステ
ム。 - 【請求項２】 上記グリッチ検出ユニットは、被試験デ
バイスに上記テストパターンが印加されたときその被試
験デバイスの出力信号におけるエッジ数を計数するため
のエッジカウントユニットと、そのエッジカウントユニ
ットにより計数されたエッジ数を上記期待値エッジ数と
比較するためのロジックコンパレータを有する、請求項
１に記載の半導体テストシステム。 - 【請求項３】 上記グリッチ検出ユニットは、被試験デ
バイスに上記テストパターンが印加されたときその被試
験デバイスの出力信号におけるエッジ数を計数するため
の第１エッジカウントユニットと、上記イベント発生器
からの期待値パターンにおけるエッジ数を計数するため
の第２エッジカウントユニットと、その第１および第２
エッジカウントユニットにより計数されたエッジ数を比
較するためのロジックコンパレータを有する、請求項１
に記載の半導体テストシステム。 - 【請求項４】 上記エッジカウントユニットは、 被試験デバイスからの出力信号の状態転移を高スレッシ
ョルド電圧と比較することにより検出する第１アナログ
コンパレータと、 被試験デバイスからの出力信号の状態転移を低スレッシ
ョルド電圧と比較することにより検出する第２アナログ
コンパレータと、 その第１アナログコンパレータからの立ち上がりエッジ
数を計数する第１エッジカウンタと、 その第２アナログコンパレータからの下がりエッジ数を
計数する第２エッジカウンタと、 その第１エッジカウンタまたは第１エッジカウンタから
の計数データを選択して上記ロジックコンパレータに供
給するためのマルチプレクサと、 により構成される、請求項２に記載の半導体テストシス
テム。 - 【請求項５】 上記エッジカウントユニットは、 被試験デバイスからの出力信号の状態転移を高スレッシ
ョルド電圧と比較することにより検出する第１アナログ
コンパレータと、 被試験デバイスからの出力信号の状態転移を低スレッシ
ョルド電圧と比較することにより検出する第２アナログ
コンパレータと、 その第１アナログコンパレータからの立ち上がりエッジ
数を計数する第１エッジカウンタと、 その第２アナログコンパレータからの下がりエッジ数を
計数する第２エッジカウンタと、 その第１エッジカウンタまたは第１エッジカウンタから
の計数データを選択して上記ロジックコンパレータに供
給するためのマルチプレクサと、 により構成される、請求項３に記載の半導体テストシス
テム。 - 【請求項６】 半導体デバイスをテストするための半導
体テストシステムにおいて、 被試験半導体デバイスをテストするために発生する信号
のイベントについて、そのタイミングデータを格納する
イベントメモリと、 そのイベントメモリからのイベントデータに基づいて被
試験デバイスをテストするための信号であるテストパタ
ーン、ストローブ信号および期待値パターンを発生する
イベント発生器と、 そのイベント発生器と被試験デバイス間に配置され、イ
ベント発生器からのテストパターンを被試験デバイスに
供給し、かつ被試験デバイスの出力信号を受信してイベ
ント発生器からのストローブ信号のタイミングでサンプ
ル（標本化）するピンエレクトロニクスと、 そのピンエレクトロニクスからの出力信号を上記期待値
パターンと比較して、不一致があるときは不良信号を発
生するパターンコンパレータと、 により構成され、被試験デバイスに上記テストパターン
が印加されたとき、被試験デバイスの出力信号中のグリ
ッチを検出するに充分小さな時間間隔の複数のストロー
ブ信号を上記ピンエレクトロニクスに供給することを特
徴とする半導体テストシステム。 - 【請求項７】 上記ストローブ信号は、上記被試験デバ
イスの出力信号における所定の時間間隔にわたりそのス
トローブ点を連続的に変更するように構成した、請求項
６に記載の半導体テストシステム。 - 【請求項８】 半導体デバイスをテストするための半導
体テストシステムにおいて、 被試験半導体デバイスをテストするためのテストパター
ン、ストローブ信号および期待値パターンを発生するパ
ターン発生器と、 そのテストパターン、ストローブ信号および期待値パタ
ーンのタイミングを決定するためのタイミング発生器
と、 その被試験デバイスに印加するテストパターンの波形を
形成するためのウェーブフォーマッタと、 そのウェーブフォーマッタと被試験デバイス間に配置さ
れ、ウェーブフォーマッタからのテストパターンを被試
験デバイスに供給し、かつ被試験デバイスの出力信号を
受信してウェーブフォーマッタからのストローブ信号の
タイミングでサンプル（標本化）するためのピンエレク
トロニクスと、 そのピンエレクトロニクスからの出力信号を上記期待値
パターンと比較して、不一致があるときは不良信号を発
生するパターンコンパレータと、 被試験デバイスの出力信号を受信し、その出力信号のエ
ッジ数を計数してこれを期待値エッジ数と比較すること
によりその出力信号中のグリッチを検出するグリッチ検
出ユニットと、 により構成することを特徴とす半導体テストシステム。 - 【請求項９】 上記グリッチ検出ユニットは、被試験デ
バイスに上記テストパターンが印加されたときその被試
験デバイスの出力信号におけるエッジ数を計数するため
のエッジカウントユニットと、そのエッジカウントユニ
ットにより計数されたエッジ数を上記期待値エッジ数と
比較するためのロジックコンパレータを有する、請求項
８に記載の半導体テストシステム。 - 【請求項１０】 上記グリッチ検出ユニットは、被試験
デバイスに上記テストパターンが印加されたときその被
試験デバイスの出力信号におけるエッジ数を計数するた
めの第１エッジカウントユニットと、上記イベント発生
器からの期待値パターンにおけるエッジ数を計数するた
めの第２エッジカウントユニットと、その第１および第
２エッジカウントユニットにより計数されたエッジ数を
比較するためのロジックコンパレータを有する、請求項
８に記載の半導体テストシステム。 - 【請求項１１】 上記エッジカウントユニットは、 被試験デバイスからの出力信号の状態転移を高スレッシ
ョルド電圧と比較することにより検出する第１アナログ
コンパレータと、 被試験デバイスからの出力信号の状態転移を低スレッシ
ョルド電圧と比較することにより検出する第２アナログ
コンパレータと、 その第１アナログコンパレータからの立ち上がりエッジ
数を計数する第１エッジカウンタと、 その第２アナログコンパレータからの下がりエッジ数を
計数する第２エッジカウンタと、 その第１エッジカウンタまたは第１エッジカウンタから
の計数データを選択して上記ロジックコンパレータに供
給するためのマルチプレクサと、 により構成される、請求項９に記載の半導体テストシス
テム。 - 【請求項１２】 上記エッジカウントユニットは、 被試験デバイスからの出力信号の状態転移を高スレッシ
ョルド電圧と比較することにより検出する第１アナログ
コンパレータと、 被試験デバイスからの出力信号の状態転移を低スレッシ
ョルド電圧と比較することにより検出する第２アナログ
コンパレータと、 その第１アナログコンパレータからの立ち上がりエッジ
数を計数する第１エッジカウンタと、 その第２アナログコンパレータからの下がりエッジ数を
計数する第２エッジカウンタと、 その第１エッジカウンタまたは第１エッジカウンタから
の計数データを選択して上記ロジックコンパレータに供
給するためのマルチプレクサと、 により構成される、請求項１０に記載の半導体テストシ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/548875 | 2000-04-13 | ||
| US09/548,875 US6377065B1 (en) | 2000-04-13 | 2000-04-13 | Glitch detection for semiconductor test system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001318130A true JP2001318130A (ja) | 2001-11-16 |
Family
ID=24190739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001095184A Withdrawn JP2001318130A (ja) | 2000-04-13 | 2001-03-29 | 半導体テストシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6377065B1 (ja) |
| JP (1) | JP2001318130A (ja) |
| KR (1) | KR100506777B1 (ja) |
| CN (1) | CN1321891A (ja) |
| DE (1) | DE10116380B4 (ja) |
| TW (1) | TW488007B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7174142B2 (ja) | 2018-07-26 | 2022-11-17 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | グリッチを検出するためのシステム及び方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI238256B (en) * | 2000-01-18 | 2005-08-21 | Advantest Corp | Testing method for semiconductor device and its equipment |
| US6677775B2 (en) * | 2001-01-10 | 2004-01-13 | Analog Devices, Inc. | Circuit testing device using a driver to perform electronics testing |
| KR20060103961A (ko) * | 2001-07-17 | 2006-10-04 | 주식회사 아도반테스토 | 입출력 회로, 및 시험 장치 |
| JP4133814B2 (ja) * | 2001-07-27 | 2008-08-13 | 株式会社アドバンテスト | タイミング発生器及び半導体試験装置 |
| US6895536B2 (en) * | 2001-10-01 | 2005-05-17 | Tektronix, Inc. | Testable up down counter for use in a logic analyzer |
| JP4279489B2 (ja) * | 2001-11-08 | 2009-06-17 | 株式会社アドバンテスト | タイミング発生器、及び試験装置 |
| JP4251800B2 (ja) * | 2001-11-08 | 2009-04-08 | 株式会社アドバンテスト | 試験装置 |
| JP4425537B2 (ja) * | 2002-10-01 | 2010-03-03 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| US7194668B2 (en) * | 2003-04-11 | 2007-03-20 | Advantest Corp. | Event based test method for debugging timing related failures in integrated circuits |
| US7127652B2 (en) * | 2003-06-03 | 2006-10-24 | Agilent Technologies, Inc. | X-tree test method and apparatus in a multiplexed digital system |
| US7185247B2 (en) * | 2003-06-26 | 2007-02-27 | Intel Corporation | Pseudo bus agent to support functional testing |
| US7231336B2 (en) * | 2003-08-25 | 2007-06-12 | Legend Design Technology, Inc. | Glitch and metastability checks using signal characteristics |
| US20060067391A1 (en) * | 2004-09-30 | 2006-03-30 | Rambus Inc. | Methods and systems for margin testing high-speed communication channels |
| US7039540B1 (en) * | 2004-10-15 | 2006-05-02 | International Business Machines Corporation | Apparatus, system, and method for testing an analog to digital converter |
| DE102004052246B3 (de) * | 2004-10-27 | 2006-06-14 | Infineon Technologies Ag | Halbleiterbauelement, Anordnung und Verfahren zur Charakterisierung eines Prüfgerätes für Halbleiterbauelemente |
| DE602005006378T2 (de) * | 2005-03-11 | 2009-06-04 | Verigy (Singapore) Pte. Ltd. | Anschlusselemente für eine automatische Testeinrichtung zur Prüfung von integrierten Schaltungen |
| US7573957B2 (en) * | 2005-09-23 | 2009-08-11 | Teradyne, Inc. | Strobe technique for recovering a clock in a digital signal |
| US7856578B2 (en) * | 2005-09-23 | 2010-12-21 | Teradyne, Inc. | Strobe technique for test of digital signal timing |
| US7574632B2 (en) * | 2005-09-23 | 2009-08-11 | Teradyne, Inc. | Strobe technique for time stamping a digital signal |
| US7404121B2 (en) * | 2006-01-31 | 2008-07-22 | Verigy (Singapore) Pte. Ltd. | Method and machine-readable media for inferring relationships between test results |
| US20070279038A1 (en) * | 2006-05-31 | 2007-12-06 | Advantest Corporation | Signal detecting apparatus and signal detecting system |
| KR101370728B1 (ko) * | 2006-08-04 | 2014-03-06 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 테스트 장치 |
| JP4869879B2 (ja) * | 2006-11-20 | 2012-02-08 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US20080133175A1 (en) * | 2006-12-03 | 2008-06-05 | Lobuono Mark Anthony | Test interface for software-based sequence of event recording systems |
| US7827455B1 (en) * | 2007-05-01 | 2010-11-02 | Unisys Corporation | System and method for detecting glitches on a high-speed interface |
| JP4874391B2 (ja) * | 2007-05-14 | 2012-02-15 | 株式会社アドバンテスト | 試験装置 |
| DE112007003570T5 (de) * | 2007-06-27 | 2010-08-26 | Advantest Corp. | Erfassungsgerät und Prüfgerät |
| TWM338356U (en) * | 2008-04-08 | 2008-08-11 | Princeton Technology Corp | Circuit testing apparatus |
| US8225252B2 (en) * | 2010-06-25 | 2012-07-17 | Intel Corporation | Systems, methods, apparatus and computer readable mediums for use in association with systems having interference |
| US9190906B2 (en) * | 2012-05-16 | 2015-11-17 | Intel Deutschland Gmbh | Digital event generator, comparator, switched mode energy converter and method |
| CN104122871B (zh) * | 2014-07-29 | 2017-02-15 | 于兵 | 一种半导体测试数据实时监控方法 |
| CN104101767A (zh) * | 2014-08-08 | 2014-10-15 | 长沙金艺电子科技有限公司 | 一种从高压母线上直接取电压信号的避雷器阻性电流测试仪 |
| US10571501B2 (en) * | 2016-03-16 | 2020-02-25 | Intel Corporation | Technologies for verifying a de-embedder for interconnect measurement |
| US11164648B2 (en) | 2019-06-18 | 2021-11-02 | Nxp Usa, Inc. | Glitch profiling in an integrated circuit |
| US11509303B2 (en) * | 2020-06-03 | 2022-11-22 | Siemens Industry Software Inc. | Glitch power analysis and optimization engine |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58106464A (ja) | 1981-12-21 | 1983-06-24 | Advantest Corp | グリツチ検出測定器 |
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
| US5212443A (en) * | 1990-09-05 | 1993-05-18 | Schlumberger Technologies, Inc. | Event sequencer for automatic test equipment |
| JPH04134269A (ja) | 1990-09-26 | 1992-05-08 | Kikusui Electron Corp | グリッチ検出装置 |
| JPH0658991A (ja) * | 1992-08-12 | 1994-03-04 | Hokuriku Nippon Denki Software Kk | 故障シミュレーション方式 |
| JPH07147100A (ja) * | 1993-11-22 | 1995-06-06 | Ando Electric Co Ltd | 不良判定データ書き込み装置 |
| US5498985A (en) | 1994-02-17 | 1996-03-12 | Fluke Corporation | Dual comparator trigger circuit for glitch capture |
| JP3406698B2 (ja) * | 1994-08-26 | 2003-05-12 | 富士通株式会社 | 半導体装置 |
| KR100188133B1 (ko) * | 1996-10-31 | 1999-06-01 | 삼성전자주식회사 | 동기식 카운터를 이용한 노이즈 커플링 회로 |
| JPH11237454A (ja) * | 1998-02-20 | 1999-08-31 | Advantest Corp | 半導体試験装置 |
| JPH11311657A (ja) * | 1998-04-28 | 1999-11-09 | Ando Electric Co Ltd | 半導体試験装置 |
| KR100336907B1 (ko) * | 1998-07-17 | 2002-05-16 | 오우라 히로시 | 메모리 시험장치 |
| US6226765B1 (en) * | 1999-02-26 | 2001-05-01 | Advantest Corp. | Event based test system data memory compression |
| US6557133B1 (en) * | 1999-04-05 | 2003-04-29 | Advantest Corp. | Scaling logic for event based test system |
-
2000
- 2000-04-13 US US09/548,875 patent/US6377065B1/en not_active Expired - Fee Related
-
2001
- 2001-03-29 JP JP2001095184A patent/JP2001318130A/ja not_active Withdrawn
- 2001-04-02 DE DE10116380A patent/DE10116380B4/de not_active Expired - Fee Related
- 2001-04-09 TW TW090108386A patent/TW488007B/zh not_active IP Right Cessation
- 2001-04-12 KR KR10-2001-0019577A patent/KR100506777B1/ko not_active IP Right Cessation
- 2001-04-13 CN CN01109570A patent/CN1321891A/zh not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7174142B2 (ja) | 2018-07-26 | 2022-11-17 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | グリッチを検出するためのシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100506777B1 (ko) | 2005-08-10 |
| DE10116380B4 (de) | 2007-01-04 |
| KR20010098552A (ko) | 2001-11-08 |
| DE10116380A1 (de) | 2001-10-18 |
| US6377065B1 (en) | 2002-04-23 |
| CN1321891A (zh) | 2001-11-14 |
| TW488007B (en) | 2002-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001318130A (ja) | 半導体テストシステム | |
| US7373574B2 (en) | Semiconductor testing apparatus and method of testing semiconductor | |
| US6545460B2 (en) | Power source current measurement unit for semiconductor test system | |
| KR100506773B1 (ko) | 이벤트 기반 테스트 시스템을 위한 다중 테스트 종료의 신호 | |
| JP2001311765A (ja) | 半導体テストシステム | |
| US6360343B1 (en) | Delta time event based test system | |
| US7924044B2 (en) | On-chip test circuit for an embedded comparator | |
| JP4417955B2 (ja) | 集積回路のタイミング関連不良検証のためのイベント形式によるテスト方法 | |
| JP2001518625A (ja) | 集積回路テスタのためのフォーマットに感応したタイミング較正 | |
| US6889350B2 (en) | Method and apparatus for testing an I/O buffer | |
| JP3413342B2 (ja) | ジッタ測定方法及び半導体試験装置 | |
| KR100514335B1 (ko) | 다중 주기 발생기를 구비하는 집적 회로 테스터 | |
| US6668331B1 (en) | Apparatus and method for successively generating an event to establish a total delay time that is greater than can be expressed by specified data bits in an event memory | |
| JP3569275B2 (ja) | サンプリングデジタイザ、その方法及びサンプリングデジタイザを備えた半導体集積回路試験装置 | |
| US6496953B1 (en) | Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing | |
| JP3601680B2 (ja) | Ｉｃテスタ | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JPH10319089A (ja) | 半導体試験装置 | |
| JP3609780B2 (ja) | ジッタ測定装置及び方法、並びにこのジッタ測定装置を備えた半導体集積回路試験装置 | |
| US7228475B2 (en) | Program, test apparatus and testing method | |
| JP3240913B2 (ja) | Ｉｃ試験装置 | |
| JPH10239408A (ja) | Ｌｓｉ試験装置 | |
| JP3101686B2 (ja) | Ｉｃテスター | |
| JP3459036B2 (ja) | Ｉｃ試験装置のデータ転送装置 | |
| JP3210236B2 (ja) | Ｉｃ試験装置のパターン発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041216 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060412 |