JPH09197024A - テスト回路及びこのテスト回路を内蔵したディジタルic - Google Patents
テスト回路及びこのテスト回路を内蔵したディジタルicInfo
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- JPH09197024A JPH09197024A JP8005876A JP587696A JPH09197024A JP H09197024 A JPH09197024 A JP H09197024A JP 8005876 A JP8005876 A JP 8005876A JP 587696 A JP587696 A JP 587696A JP H09197024 A JPH09197024 A JP H09197024A
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- JP
- Japan
- Prior art keywords
- counting
- counter
- pll operation
- pll
- test circuit
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- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】PLLがロックした周波数を短時間に測定し、
かつ測定系を簡略化するテスト回路を提供すること。 【解決手段】デューティ50%の信号CEにより動作制
御され、PLL回路11から出力された信号をカウントす
るカウンタA(12-1)及びカウンタB(12-2)と、この
2つのカウンタのカウント結果(QA0〜QAn、QB
0〜QBnの出力)の一致を検出することによりPLL
のロックした時点を検出する比較手段13と、比較手段13
の検出信号で上記2つの計数結果からPLL回路11から
の出力周波数に対応する値を出力するデコード回路14か
ら構成される。
かつ測定系を簡略化するテスト回路を提供すること。 【解決手段】デューティ50%の信号CEにより動作制
御され、PLL回路11から出力された信号をカウントす
るカウンタA(12-1)及びカウンタB(12-2)と、この
2つのカウンタのカウント結果(QA0〜QAn、QB
0〜QBnの出力)の一致を検出することによりPLL
のロックした時点を検出する比較手段13と、比較手段13
の検出信号で上記2つの計数結果からPLL回路11から
の出力周波数に対応する値を出力するデコード回路14か
ら構成される。
Description
【0001】
【発明の属する技術分野】本発明は、特にPLLが内蔵
されたLSI(ディジタルIC)に使用されるテスト回
路及びこのようなテスト回路を内蔵したディジタルIC
に関する。
されたLSI(ディジタルIC)に使用されるテスト回
路及びこのようなテスト回路を内蔵したディジタルIC
に関する。
【0002】
【従来の技術】PLLを内蔵したLSIのテスト回路に
おいて、PLLをテストする方法としては、アナログテ
スタを用いてPLLのロック時の周波数を測定し、所望
値であるかを検査するのが一般的である。従って、ディ
ジタルICでは、PLL部はアナログテスタ、他のディ
ジタル部はディジタルテスタと2回測定をする必要があ
る。
おいて、PLLをテストする方法としては、アナログテ
スタを用いてPLLのロック時の周波数を測定し、所望
値であるかを検査するのが一般的である。従って、ディ
ジタルICでは、PLL部はアナログテスタ、他のディ
ジタル部はディジタルテスタと2回測定をする必要があ
る。
【0003】上記テスト回路の問題として、アナログテ
スタとディジタルテスタは高額であること、また、測定
時間、すなわちPLLが十分安定になるまで待ってから
の測定に長時間かかることが上げられる。
スタとディジタルテスタは高額であること、また、測定
時間、すなわちPLLが十分安定になるまで待ってから
の測定に長時間かかることが上げられる。
【0004】図7、図8はそれぞれPLLを内蔵したL
SIにおける従来のテスト回路を示す第1の回路ブロッ
ク図、第2の回路ブロック図である。いずれの図も、L
SI1はディジタルテスタのみで測定するように構成さ
れている。図7では、ディジタルテスタ21の外部に周波
数測定器31を外部通信手段を用いて接続し、PLLの周
波数が十分安定している時の周波数値を外部通信手段に
よりテスタ21に取り込み、判定する。図8では、周波数
測定器32を内蔵しているディジタルテスタ22を用い、特
定端子を通じてPLLの周波数が十分安定している時の
周波数値をテスタ22に取り込み、判定する。
SIにおける従来のテスト回路を示す第1の回路ブロッ
ク図、第2の回路ブロック図である。いずれの図も、L
SI1はディジタルテスタのみで測定するように構成さ
れている。図7では、ディジタルテスタ21の外部に周波
数測定器31を外部通信手段を用いて接続し、PLLの周
波数が十分安定している時の周波数値を外部通信手段に
よりテスタ21に取り込み、判定する。図8では、周波数
測定器32を内蔵しているディジタルテスタ22を用い、特
定端子を通じてPLLの周波数が十分安定している時の
周波数値をテスタ22に取り込み、判定する。
【0005】上記図7、図8のようなテスト回路の問題
として、図7では、ディジタルテスタの外部に周波数測
定器を外部通信手段を用いて接続し、周波数を取り込ん
で判定しているため、測定系が複雑になること、及びP
LLの周波数が安定するまでの時間を十分確保した上で
初めて周波数測定の準備にかかること、つまり、PLL
がロックする時間がはっきりとはわからず、サンプルの
Vth等の変化によるPLLのロックアップタイムに時
間差が生ずることから、PLLがロックした後十分時間
を取ってからテストを開始していた。このように、外部
通信手段を使用するということから、テストコストの高
額化、テスト時間が長大化することがあげられる。
として、図7では、ディジタルテスタの外部に周波数測
定器を外部通信手段を用いて接続し、周波数を取り込ん
で判定しているため、測定系が複雑になること、及びP
LLの周波数が安定するまでの時間を十分確保した上で
初めて周波数測定の準備にかかること、つまり、PLL
がロックする時間がはっきりとはわからず、サンプルの
Vth等の変化によるPLLのロックアップタイムに時
間差が生ずることから、PLLがロックした後十分時間
を取ってからテストを開始していた。このように、外部
通信手段を使用するということから、テストコストの高
額化、テスト時間が長大化することがあげられる。
【0006】図8の問題として、周波数測定器が内蔵さ
れているディジタルテスタである場合、周波数を測定可
能なテスタの端子が限られている等、制約があり使用で
きない場合も多いということがあげられる。
れているディジタルテスタである場合、周波数を測定可
能なテスタの端子が限られている等、制約があり使用で
きない場合も多いということがあげられる。
【0007】
【発明が解決しようとする課題】このように従来では、
PLLをテストする場合、ディジタルICでは高額なア
ナログテスタとディジタルテスタを用い、PLLが十分
安定になるまで待って測定しているため、テスト時間の
長大化とテストコストの高額化が問題となっている。
PLLをテストする場合、ディジタルICでは高額なア
ナログテスタとディジタルテスタを用い、PLLが十分
安定になるまで待って測定しているため、テスト時間の
長大化とテストコストの高額化が問題となっている。
【0008】また、ディジタルテスタのみで測定を行う
場合も、外付けの機器のため測定系が複雑になり、テス
ト時間の長大化とテストコストの高額化が問題となる。
周波数測定器内蔵のディジタルテスタを用いる場合も、
周波数を測定可能なテスタの端子が限られている等、汎
用性がないという問題がある。
場合も、外付けの機器のため測定系が複雑になり、テス
ト時間の長大化とテストコストの高額化が問題となる。
周波数測定器内蔵のディジタルテスタを用いる場合も、
周波数を測定可能なテスタの端子が限られている等、汎
用性がないという問題がある。
【0009】この発明は、上記事情を考慮してなされた
ものであり、その目的は、PLLがロックした周波数を
短時間に測定し、かつ測定系を簡略化するテスト回路及
びこのテスト回路を内蔵したディジタルICを提供する
ことにある。
ものであり、その目的は、PLLがロックした周波数を
短時間に測定し、かつ測定系を簡略化するテスト回路及
びこのテスト回路を内蔵したディジタルICを提供する
ことにある。
【0010】
【課題を解決するための手段】この発明のテスト回路
は、PLL動作信号を異なる時点から同一期間ずつ計数
する手段と、前記手段による計数結果を比較検出する比
較手段とを具備したことを特徴とする。
は、PLL動作信号を異なる時点から同一期間ずつ計数
する手段と、前記手段による計数結果を比較検出する比
較手段とを具備したことを特徴とする。
【0011】この発明によれば、異なる時点から同一期
間内における計数結果の比較により、PLLがロックし
た時点を検出する。このようなテスト回路はディジタル
ICに容易に内蔵できる。
間内における計数結果の比較により、PLLがロックし
た時点を検出する。このようなテスト回路はディジタル
ICに容易に内蔵できる。
【0012】
【発明の実施の形態】図1はこの発明の第1の実施形態
に係るPLLのテスト回路の構成を示す回路図である。
2つのカウンタA(12-1)とカウンタB(12-2)、比較
器13、デコーダ14により構成されている。カウンタA及
びカウンタBは、PLL回路11から出力された信号Sを
計数するカウンタであり、その結果はカウンタAではQ
A0〜QAn、カウンタBではQB0〜QBnに出力さ
れる。ここでnは自然数であり、n+1がビット数にな
る。カウンタA・カウンタBはカウンタ・イネーブル信
号CEにより選択される。
に係るPLLのテスト回路の構成を示す回路図である。
2つのカウンタA(12-1)とカウンタB(12-2)、比較
器13、デコーダ14により構成されている。カウンタA及
びカウンタBは、PLL回路11から出力された信号Sを
計数するカウンタであり、その結果はカウンタAではQ
A0〜QAn、カウンタBではQB0〜QBnに出力さ
れる。ここでnは自然数であり、n+1がビット数にな
る。カウンタA・カウンタBはカウンタ・イネーブル信
号CEにより選択される。
【0013】カウンタ・イネーブル信号CEはデューテ
ィ50%の信号であり、PLL回路11の出力信号S(P
LLクロック)をカウントする期間を設定する。信号C
Eは信号Sよりも周期は長く設定する。図2に示すよう
に、CEの“H”(ハイ)レベルの期間Taをカウンタ
Aの計数期間に、“L”(ロー)レベルの期間Tbをカ
ウンタBの計数期間に割り当てた場合、カウンタA・カ
ウンタBは順次同一時間ずつ交互に選ばれる。
ィ50%の信号であり、PLL回路11の出力信号S(P
LLクロック)をカウントする期間を設定する。信号C
Eは信号Sよりも周期は長く設定する。図2に示すよう
に、CEの“H”(ハイ)レベルの期間Taをカウンタ
Aの計数期間に、“L”(ロー)レベルの期間Tbをカ
ウンタBの計数期間に割り当てた場合、カウンタA・カ
ウンタBは順次同一時間ずつ交互に選ばれる。
【0014】カウンタAは、Taの時間にPLL回路11
からの信号をいくつ取り込んだのかを計数し、その数だ
けQA0〜QAnに出力する。また、カウンタBは、T
bの時間にPLL回路からの信号をいくつ取り込んだの
かを計数し、その数だけQB0〜QBnに出力する。
からの信号をいくつ取り込んだのかを計数し、その数だ
けQA0〜QAnに出力する。また、カウンタBは、T
bの時間にPLL回路からの信号をいくつ取り込んだの
かを計数し、その数だけQB0〜QBnに出力する。
【0015】図3は図1の回路動作を説明するためのタ
イミングチャートである。比較器13はカウンタAのTa
期間での出力QA0〜QAnと、カウンタBのTb期間
での出力QB0〜QBnを比較する。つまり、同一長さ
のカウント期間におけるQA0〜QAnの値(An)と
QB0〜QBnの値(Bn)が等しいとき、PLL回路
11の出力信号は安定していることを示す。このとき比較
器13は判定パルスDPを出力する。
イミングチャートである。比較器13はカウンタAのTa
期間での出力QA0〜QAnと、カウンタBのTb期間
での出力QB0〜QBnを比較する。つまり、同一長さ
のカウント期間におけるQA0〜QAnの値(An)と
QB0〜QBnの値(Bn)が等しいとき、PLL回路
11の出力信号は安定していることを示す。このとき比較
器13は判定パルスDPを出力する。
【0016】QA0〜QAnの値(An)とQB0〜Q
Bnの値(Bn)が等しくないとき、PLL回路11の出
力信号は安定していない状態にあることを示す。このと
き判定パルスは出力しない(131 )。
Bnの値(Bn)が等しくないとき、PLL回路11の出
力信号は安定していない状態にあることを示す。このと
き判定パルスは出力しない(131 )。
【0017】デコーダ14は比較器13からの判定パルスD
Pを取り込み、このときのカウンタAの出力QA0〜Q
Anと、カウンタBの出力QB0〜QBnを読み込み、
その結果を出力する。すなわち、PLL回路11の出力信
号の周波数に対応する値を出力することになる。
Pを取り込み、このときのカウンタAの出力QA0〜Q
Anと、カウンタBの出力QB0〜QBnを読み込み、
その結果を出力する。すなわち、PLL回路11の出力信
号の周波数に対応する値を出力することになる。
【0018】このように、上記Ta期間、Tb期間に入
るPLL回路11からのクロックの数を測定することによ
り、この値に基いてPLL回路11の周波数が測定でき
る。よってカウンタ・イネーブル信号CEのTa、Tb
が長いほどテスト精度が高くなる。
るPLL回路11からのクロックの数を測定することによ
り、この値に基いてPLL回路11の周波数が測定でき
る。よってカウンタ・イネーブル信号CEのTa、Tb
が長いほどテスト精度が高くなる。
【0019】この発明によれば、PLLが内蔵されたL
SIにおいて、PLLの発振周波数を測定するために、
従来専用のテスタを使用または外部に外付け回路を追加
していたものが、格段に簡素化された構成となる。つま
り、図1のテスト回路の構成は、図4のようにLSI
(ディジタルIC 1)の中に組み込むことができるし、
また、図5のように外付けのディジタルテスタのとして
構成することもできる。しかも従来のようにアナログテ
スタが混在するような特別な構成とはならない。
SIにおいて、PLLの発振周波数を測定するために、
従来専用のテスタを使用または外部に外付け回路を追加
していたものが、格段に簡素化された構成となる。つま
り、図1のテスト回路の構成は、図4のようにLSI
(ディジタルIC 1)の中に組み込むことができるし、
また、図5のように外付けのディジタルテスタのとして
構成することもできる。しかも従来のようにアナログテ
スタが混在するような特別な構成とはならない。
【0020】図6はこの発明の第2の実施形態に係るP
LLのテスト回路の構成を示す回路図である。図1と相
違するのはカウンタ12を1個のみ利用し、遅延回路15を
設けてカウンタ12の異なる時相における同一期間のカウ
ント値を比較器13により比較する構成となっていること
である。カウンタ12により、第1の時点から所定期間計
数した計数結果と、この第1の時点の後の第2の時点か
ら上述と同じ所定期間計数した計数結果とが比較器13に
入力され、その計数結果の一致検出に応じて、この計数
結果に基いたPLL動作信号の周波数に対応した信号を
デコーダ14から出力する。このような図6のテスト回路
の構成も図4や図5で示したのと同様にLSIに内蔵す
ることができるし、外付けのディジタルテスタに内蔵す
ることができる。
LLのテスト回路の構成を示す回路図である。図1と相
違するのはカウンタ12を1個のみ利用し、遅延回路15を
設けてカウンタ12の異なる時相における同一期間のカウ
ント値を比較器13により比較する構成となっていること
である。カウンタ12により、第1の時点から所定期間計
数した計数結果と、この第1の時点の後の第2の時点か
ら上述と同じ所定期間計数した計数結果とが比較器13に
入力され、その計数結果の一致検出に応じて、この計数
結果に基いたPLL動作信号の周波数に対応した信号を
デコーダ14から出力する。このような図6のテスト回路
の構成も図4や図5で示したのと同様にLSIに内蔵す
ることができるし、外付けのディジタルテスタに内蔵す
ることができる。
【0021】上記各実施例によれば、従来はこの周波数
の測定に対しPLLがロックする時間がはっきりとはわ
からず、サンプルのVth等の変化によるPLLのロッ
クアップタイムに時間差が生ずることから、PLLがロ
ックした後十分時間を取ってからテストを開始していた
が、本願発明を適用することにより、周波数のロック時
点からテスト可能となり、周波数も測定できるため、テ
ストタイムの短縮と測定系の簡略化に非常に有効とな
る。
の測定に対しPLLがロックする時間がはっきりとはわ
からず、サンプルのVth等の変化によるPLLのロッ
クアップタイムに時間差が生ずることから、PLLがロ
ックした後十分時間を取ってからテストを開始していた
が、本願発明を適用することにより、周波数のロック時
点からテスト可能となり、周波数も測定できるため、テ
ストタイムの短縮と測定系の簡略化に非常に有効とな
る。
【0022】なお、判定パルスDPが最初に出力された
時にPLLがロックした周波数であると判定するより
も、DPが複数回連続して出力された時点で、PLLが
ロックした周波数であると確定した方がノイズ等の影響
による誤判定を防ぐことができる。
時にPLLがロックした周波数であると判定するより
も、DPが複数回連続して出力された時点で、PLLが
ロックした周波数であると確定した方がノイズ等の影響
による誤判定を防ぐことができる。
【0023】
【発明の効果】以上説明したようにこの発明のテスト回
路及びこのテスト回路を内蔵したディジタルICによれ
ば、2つの計測結果の値が一致したときがPLLがロッ
クした時点であることを示すことが可能である。また、
この時点が同時に周波数を測定する時点となるから短時
間でかつ簡略化されたテスト回路の測定系が実現でき
る。
路及びこのテスト回路を内蔵したディジタルICによれ
ば、2つの計測結果の値が一致したときがPLLがロッ
クした時点であることを示すことが可能である。また、
この時点が同時に周波数を測定する時点となるから短時
間でかつ簡略化されたテスト回路の測定系が実現でき
る。
【図1】この発明の第1の実施形態に係るPLLのテス
ト回路を示す回路図。
ト回路を示す回路図。
【図2】図1の回路中のカウンタ・イネーブル信号の波
形図。
形図。
【図3】図1の回路動作を説明するためのタイミングチ
ャート。
ャート。
【図4】図1を適用する応用例を示す第1の回路図。
【図5】図1を適用する応用例を示す第2の回路図。
【図6】この発明の第2の実施形態に係るPLLのテス
ト回路を示す回路図。
ト回路を示す回路図。
【図7】PLLを内蔵したLSIにおける従来のテスト
回路を示す第1の回路ブロック図。
回路を示す第1の回路ブロック図。
【図8】PLLを内蔵したLSIにおける従来のテスト
回路を示す第2の回路ブロック図。
回路を示す第2の回路ブロック図。
1 …ディジタルIC、 11…PLL回路、 12,12-1,12-2…カウンタ、 13…比較器、 14…デコーダ、 15…遅延回路。
フロントページの続き (72)発明者 矢部 幸彦 東京都港区新橋3丁目3番9号 東芝エ ー・ブイ・イー株式会社内
Claims (10)
- 【請求項1】 PLL動作信号を異なる時点から同一期
間ずつ計数する手段と、 前記手段によるそれぞれの計数結果を比較検出する比較
手段とを具備したことを特徴とするテスト回路。 - 【請求項2】 PLL動作信号を異なる時点から同一期
間ずつ計数する手段と、 前記異なる時点からの同一期間における計数結果の一致
を検出する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いて前記PLL動作信号の周波数に対
応する信号を出力する手段とを具備したことを特徴とす
るテスト回路。 - 【請求項3】 ディジタルIC内のPLL動作信号を異
なる時点から同一期間ずつ計数する手段と、 前記異なる時点からの同一期間における計数結果の一致
を検出する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いて前記PLL動作信号の周波数に対
応する信号を出力する手段とを具備するテスト回路を前
記ディジタルICに内蔵したことを特徴とするテスト回
路を内蔵したディジタルIC。 - 【請求項4】 PLL動作信号を交互に同一期間ずつ計
数する第1、第2の計数手段と、 前記第1、第2の計数手段による計数結果を比較検出す
る比較手段とを具備したことを特徴とするテスト回路。 - 【請求項5】 PLL動作信号を交互に同一期間ずつ計
数する第1、第2のカウンタと、 前記第1、第2のカウンタによる計数結果の一致を検出
する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いた前記PLL動作信号の周波数に対
応する信号を出力するデコード手段とを具備したことを
特徴とするテスト回路。 - 【請求項6】 前記第1、第2のカウンタはデューティ
50%の制御信号で交互に動作制御され、この制御信号
は前記PLL動作信号の周期よりも長い周期を有するこ
とを特徴とする請求項5記載のテスト回路。 - 【請求項7】 ディジタルIC内のPLL動作信号を交
互に同一期間ずつ計数する第1、第2のカウンタと、 前記第1、第2のカウンタによる計数結果の一致を検出
する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いて前記PLL動作信号の周波数に対
応する信号を出力するデコード手段とを具備するテスト
回路を前記ディジタルICに内蔵したことを特徴とする
テスト回路を内蔵したディジタルIC。 - 【請求項8】 前記第1、第2のカウンタはデューティ
50%の制御信号で交互に動作制御され、この制御信号
は前記PLL動作信号の周期よりも長い周期を有するこ
とを特徴とする請求項7記載のテスト回路を内蔵したデ
ィジタルIC。 - 【請求項9】 PLL動作信号を第1の時点とその後の
第2の時点で所定期間ずつ計数するカウンタと、 前記カウンタにおける第1の時点からの所定期間計数し
た計数結果の出力を遅延する遅延回路と、 前記カウンタによる前記第2の時点からの所定期間計数
した計数結果と前記遅延回路出力である計数結果との一
致を検出する比較手段と、 前記カウンタの出力信号を入力し、前記比較手段におけ
る前記計数結果の一致検出に応じて前記計数結果に基い
た前記PLL動作信号の周波数に対応した信号を出力す
るデコード手段とを具備したことを特徴とするテスト回
路。 - 【請求項10】 ディジタルIC内のPLL動作信号を
第1の時点とその後の第2の時点で所定期間ずつ計数す
るカウンタと、 前記カウンタにおける第1の時点からの所定期間計数し
た計数結果の出力を遅延する遅延回路と、 前記カウンタによる前記第2の時点からの所定期間計数
した計数結果と前記遅延回路出力である計数結果との一
致を検出する比較手段と、 前記カウンタの出力信号を入力し、前記比較手段におけ
る前記計数結果の一致検出に応じて前記計数結果に基い
た前記PLL動作信号の周波数に対応する信号を出力す
るデコード手段とを具備するテスト回路を前記ディジタ
ルICに内蔵したことを特徴とするテスト回路を内蔵し
たディジタルIC。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005876A JPH09197024A (ja) | 1996-01-17 | 1996-01-17 | テスト回路及びこのテスト回路を内蔵したディジタルic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005876A JPH09197024A (ja) | 1996-01-17 | 1996-01-17 | テスト回路及びこのテスト回路を内蔵したディジタルic |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09197024A true JPH09197024A (ja) | 1997-07-31 |
Family
ID=11623125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8005876A Pending JPH09197024A (ja) | 1996-01-17 | 1996-01-17 | テスト回路及びこのテスト回路を内蔵したディジタルic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09197024A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6316929B1 (en) | 1999-01-29 | 2001-11-13 | Nec Corporation | Frequency measurement test circuit and semiconductor integrated circuit having the same |
US6621352B2 (en) | 2000-10-30 | 2003-09-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2012255749A (ja) * | 2011-06-10 | 2012-12-27 | Denso Corp | 半導体装置および半導体装置の測定方法 |
-
1996
- 1996-01-17 JP JP8005876A patent/JPH09197024A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6621352B2 (en) | 2000-10-30 | 2003-09-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2012255749A (ja) * | 2011-06-10 | 2012-12-27 | Denso Corp | 半導体装置および半導体装置の測定方法 |
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