JPH09197024A - テスト回路及びこのテスト回路を内蔵したディジタルｉｃ - Google Patents
テスト回路及びこのテスト回路を内蔵したディジタルｉｃInfo
- Publication number
- JPH09197024A JPH09197024A JP8005876A JP587696A JPH09197024A JP H09197024 A JPH09197024 A JP H09197024A JP 8005876 A JP8005876 A JP 8005876A JP 587696 A JP587696 A JP 587696A JP H09197024 A JPH09197024 A JP H09197024A
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- JP
- Japan
- Prior art keywords
- counting
- counter
- pll operation
- pll
- test circuit
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- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ＰＬＬがロックした周波数を短時間に測定し、
かつ測定系を簡略化するテスト回路を提供すること。 【解決手段】デューティ５０％の信号ＣＥにより動作制
御され、ＰＬＬ回路11から出力された信号をカウントす
るカウンタＡ（12-1）及びカウンタＢ（12-2）と、この
２つのカウンタのカウント結果（ＱＡ０〜ＱＡｎ、ＱＢ
０〜ＱＢｎの出力）の一致を検出することによりＰＬＬ
のロックした時点を検出する比較手段13と、比較手段13
の検出信号で上記２つの計数結果からＰＬＬ回路11から
の出力周波数に対応する値を出力するデコード回路14か
ら構成される。
かつ測定系を簡略化するテスト回路を提供すること。 【解決手段】デューティ５０％の信号ＣＥにより動作制
御され、ＰＬＬ回路11から出力された信号をカウントす
るカウンタＡ（12-1）及びカウンタＢ（12-2）と、この
２つのカウンタのカウント結果（ＱＡ０〜ＱＡｎ、ＱＢ
０〜ＱＢｎの出力）の一致を検出することによりＰＬＬ
のロックした時点を検出する比較手段13と、比較手段13
の検出信号で上記２つの計数結果からＰＬＬ回路11から
の出力周波数に対応する値を出力するデコード回路14か
ら構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、特にＰＬＬが内蔵
されたＬＳＩ（ディジタルＩＣ）に使用されるテスト回
路及びこのようなテスト回路を内蔵したディジタルＩＣ
に関する。
されたＬＳＩ（ディジタルＩＣ）に使用されるテスト回
路及びこのようなテスト回路を内蔵したディジタルＩＣ
に関する。
【０００２】
【従来の技術】ＰＬＬを内蔵したＬＳＩのテスト回路に
おいて、ＰＬＬをテストする方法としては、アナログテ
スタを用いてＰＬＬのロック時の周波数を測定し、所望
値であるかを検査するのが一般的である。従って、ディ
ジタルＩＣでは、ＰＬＬ部はアナログテスタ、他のディ
ジタル部はディジタルテスタと２回測定をする必要があ
る。
おいて、ＰＬＬをテストする方法としては、アナログテ
スタを用いてＰＬＬのロック時の周波数を測定し、所望
値であるかを検査するのが一般的である。従って、ディ
ジタルＩＣでは、ＰＬＬ部はアナログテスタ、他のディ
ジタル部はディジタルテスタと２回測定をする必要があ
る。
【０００３】上記テスト回路の問題として、アナログテ
スタとディジタルテスタは高額であること、また、測定
時間、すなわちＰＬＬが十分安定になるまで待ってから
の測定に長時間かかることが上げられる。
スタとディジタルテスタは高額であること、また、測定
時間、すなわちＰＬＬが十分安定になるまで待ってから
の測定に長時間かかることが上げられる。
【０００４】図７、図８はそれぞれＰＬＬを内蔵したＬ
ＳＩにおける従来のテスト回路を示す第１の回路ブロッ
ク図、第２の回路ブロック図である。いずれの図も、Ｌ
ＳＩ1はディジタルテスタのみで測定するように構成さ
れている。図７では、ディジタルテスタ21の外部に周波
数測定器31を外部通信手段を用いて接続し、ＰＬＬの周
波数が十分安定している時の周波数値を外部通信手段に
よりテスタ21に取り込み、判定する。図８では、周波数
測定器32を内蔵しているディジタルテスタ22を用い、特
定端子を通じてＰＬＬの周波数が十分安定している時の
周波数値をテスタ22に取り込み、判定する。
ＳＩにおける従来のテスト回路を示す第１の回路ブロッ
ク図、第２の回路ブロック図である。いずれの図も、Ｌ
ＳＩ1はディジタルテスタのみで測定するように構成さ
れている。図７では、ディジタルテスタ21の外部に周波
数測定器31を外部通信手段を用いて接続し、ＰＬＬの周
波数が十分安定している時の周波数値を外部通信手段に
よりテスタ21に取り込み、判定する。図８では、周波数
測定器32を内蔵しているディジタルテスタ22を用い、特
定端子を通じてＰＬＬの周波数が十分安定している時の
周波数値をテスタ22に取り込み、判定する。
【０００５】上記図７、図８のようなテスト回路の問題
として、図７では、ディジタルテスタの外部に周波数測
定器を外部通信手段を用いて接続し、周波数を取り込ん
で判定しているため、測定系が複雑になること、及びＰ
ＬＬの周波数が安定するまでの時間を十分確保した上で
初めて周波数測定の準備にかかること、つまり、ＰＬＬ
がロックする時間がはっきりとはわからず、サンプルの
Ｖｔｈ等の変化によるＰＬＬのロックアップタイムに時
間差が生ずることから、ＰＬＬがロックした後十分時間
を取ってからテストを開始していた。このように、外部
通信手段を使用するということから、テストコストの高
額化、テスト時間が長大化することがあげられる。
として、図７では、ディジタルテスタの外部に周波数測
定器を外部通信手段を用いて接続し、周波数を取り込ん
で判定しているため、測定系が複雑になること、及びＰ
ＬＬの周波数が安定するまでの時間を十分確保した上で
初めて周波数測定の準備にかかること、つまり、ＰＬＬ
がロックする時間がはっきりとはわからず、サンプルの
Ｖｔｈ等の変化によるＰＬＬのロックアップタイムに時
間差が生ずることから、ＰＬＬがロックした後十分時間
を取ってからテストを開始していた。このように、外部
通信手段を使用するということから、テストコストの高
額化、テスト時間が長大化することがあげられる。
【０００６】図８の問題として、周波数測定器が内蔵さ
れているディジタルテスタである場合、周波数を測定可
能なテスタの端子が限られている等、制約があり使用で
きない場合も多いということがあげられる。
れているディジタルテスタである場合、周波数を測定可
能なテスタの端子が限られている等、制約があり使用で
きない場合も多いということがあげられる。
【０００７】
【発明が解決しようとする課題】このように従来では、
ＰＬＬをテストする場合、ディジタルＩＣでは高額なア
ナログテスタとディジタルテスタを用い、ＰＬＬが十分
安定になるまで待って測定しているため、テスト時間の
長大化とテストコストの高額化が問題となっている。
ＰＬＬをテストする場合、ディジタルＩＣでは高額なア
ナログテスタとディジタルテスタを用い、ＰＬＬが十分
安定になるまで待って測定しているため、テスト時間の
長大化とテストコストの高額化が問題となっている。
【０００８】また、ディジタルテスタのみで測定を行う
場合も、外付けの機器のため測定系が複雑になり、テス
ト時間の長大化とテストコストの高額化が問題となる。
周波数測定器内蔵のディジタルテスタを用いる場合も、
周波数を測定可能なテスタの端子が限られている等、汎
用性がないという問題がある。
場合も、外付けの機器のため測定系が複雑になり、テス
ト時間の長大化とテストコストの高額化が問題となる。
周波数測定器内蔵のディジタルテスタを用いる場合も、
周波数を測定可能なテスタの端子が限られている等、汎
用性がないという問題がある。
【０００９】この発明は、上記事情を考慮してなされた
ものであり、その目的は、ＰＬＬがロックした周波数を
短時間に測定し、かつ測定系を簡略化するテスト回路及
びこのテスト回路を内蔵したディジタルＩＣを提供する
ことにある。
ものであり、その目的は、ＰＬＬがロックした周波数を
短時間に測定し、かつ測定系を簡略化するテスト回路及
びこのテスト回路を内蔵したディジタルＩＣを提供する
ことにある。
【００１０】
【課題を解決するための手段】この発明のテスト回路
は、ＰＬＬ動作信号を異なる時点から同一期間ずつ計数
する手段と、前記手段による計数結果を比較検出する比
較手段とを具備したことを特徴とする。
は、ＰＬＬ動作信号を異なる時点から同一期間ずつ計数
する手段と、前記手段による計数結果を比較検出する比
較手段とを具備したことを特徴とする。
【００１１】この発明によれば、異なる時点から同一期
間内における計数結果の比較により、ＰＬＬがロックし
た時点を検出する。このようなテスト回路はディジタル
ＩＣに容易に内蔵できる。
間内における計数結果の比較により、ＰＬＬがロックし
た時点を検出する。このようなテスト回路はディジタル
ＩＣに容易に内蔵できる。
【００１２】
【発明の実施の形態】図１はこの発明の第１の実施形態
に係るＰＬＬのテスト回路の構成を示す回路図である。
２つのカウンタＡ（12-1）とカウンタＢ（12-2）、比較
器13、デコーダ14により構成されている。カウンタＡ及
びカウンタＢは、ＰＬＬ回路11から出力された信号Ｓを
計数するカウンタであり、その結果はカウンタＡではＱ
Ａ０〜ＱＡｎ、カウンタＢではＱＢ０〜ＱＢｎに出力さ
れる。ここでｎは自然数であり、ｎ＋１がビット数にな
る。カウンタＡ・カウンタＢはカウンタ・イネーブル信
号ＣＥにより選択される。
に係るＰＬＬのテスト回路の構成を示す回路図である。
２つのカウンタＡ（12-1）とカウンタＢ（12-2）、比較
器13、デコーダ14により構成されている。カウンタＡ及
びカウンタＢは、ＰＬＬ回路11から出力された信号Ｓを
計数するカウンタであり、その結果はカウンタＡではＱ
Ａ０〜ＱＡｎ、カウンタＢではＱＢ０〜ＱＢｎに出力さ
れる。ここでｎは自然数であり、ｎ＋１がビット数にな
る。カウンタＡ・カウンタＢはカウンタ・イネーブル信
号ＣＥにより選択される。
【００１３】カウンタ・イネーブル信号ＣＥはデューテ
ィ５０％の信号であり、ＰＬＬ回路11の出力信号Ｓ（Ｐ
ＬＬクロック）をカウントする期間を設定する。信号Ｃ
Ｅは信号Ｓよりも周期は長く設定する。図２に示すよう
に、ＣＥの“Ｈ”（ハイ）レベルの期間Ｔａをカウンタ
Ａの計数期間に、“Ｌ”（ロー）レベルの期間Ｔｂをカ
ウンタＢの計数期間に割り当てた場合、カウンタＡ・カ
ウンタＢは順次同一時間ずつ交互に選ばれる。
ィ５０％の信号であり、ＰＬＬ回路11の出力信号Ｓ（Ｐ
ＬＬクロック）をカウントする期間を設定する。信号Ｃ
Ｅは信号Ｓよりも周期は長く設定する。図２に示すよう
に、ＣＥの“Ｈ”（ハイ）レベルの期間Ｔａをカウンタ
Ａの計数期間に、“Ｌ”（ロー）レベルの期間Ｔｂをカ
ウンタＢの計数期間に割り当てた場合、カウンタＡ・カ
ウンタＢは順次同一時間ずつ交互に選ばれる。
【００１４】カウンタＡは、Ｔａの時間にＰＬＬ回路11
からの信号をいくつ取り込んだのかを計数し、その数だ
けＱＡ０〜ＱＡｎに出力する。また、カウンタＢは、Ｔ
ｂの時間にＰＬＬ回路からの信号をいくつ取り込んだの
かを計数し、その数だけＱＢ０〜ＱＢｎに出力する。
からの信号をいくつ取り込んだのかを計数し、その数だ
けＱＡ０〜ＱＡｎに出力する。また、カウンタＢは、Ｔ
ｂの時間にＰＬＬ回路からの信号をいくつ取り込んだの
かを計数し、その数だけＱＢ０〜ＱＢｎに出力する。
【００１５】図３は図１の回路動作を説明するためのタ
イミングチャートである。比較器13はカウンタＡのＴａ
期間での出力ＱＡ０〜ＱＡｎと、カウンタＢのＴｂ期間
での出力ＱＢ０〜ＱＢｎを比較する。つまり、同一長さ
のカウント期間におけるＱＡ０〜ＱＡｎの値（Ａｎ）と
ＱＢ０〜ＱＢｎの値（Ｂｎ）が等しいとき、ＰＬＬ回路
11の出力信号は安定していることを示す。このとき比較
器13は判定パルスＤＰを出力する。
イミングチャートである。比較器13はカウンタＡのＴａ
期間での出力ＱＡ０〜ＱＡｎと、カウンタＢのＴｂ期間
での出力ＱＢ０〜ＱＢｎを比較する。つまり、同一長さ
のカウント期間におけるＱＡ０〜ＱＡｎの値（Ａｎ）と
ＱＢ０〜ＱＢｎの値（Ｂｎ）が等しいとき、ＰＬＬ回路
11の出力信号は安定していることを示す。このとき比較
器13は判定パルスＤＰを出力する。
【００１６】ＱＡ０〜ＱＡｎの値（Ａｎ）とＱＢ０〜Ｑ
Ｂｎの値（Ｂｎ）が等しくないとき、ＰＬＬ回路11の出
力信号は安定していない状態にあることを示す。このと
き判定パルスは出力しない（131 ）。
Ｂｎの値（Ｂｎ）が等しくないとき、ＰＬＬ回路11の出
力信号は安定していない状態にあることを示す。このと
き判定パルスは出力しない（131 ）。
【００１７】デコーダ14は比較器13からの判定パルスＤ
Ｐを取り込み、このときのカウンタＡの出力ＱＡ０〜Ｑ
Ａｎと、カウンタＢの出力ＱＢ０〜ＱＢｎを読み込み、
その結果を出力する。すなわち、ＰＬＬ回路11の出力信
号の周波数に対応する値を出力することになる。
Ｐを取り込み、このときのカウンタＡの出力ＱＡ０〜Ｑ
Ａｎと、カウンタＢの出力ＱＢ０〜ＱＢｎを読み込み、
その結果を出力する。すなわち、ＰＬＬ回路11の出力信
号の周波数に対応する値を出力することになる。
【００１８】このように、上記Ｔａ期間、Ｔｂ期間に入
るＰＬＬ回路11からのクロックの数を測定することによ
り、この値に基いてＰＬＬ回路11の周波数が測定でき
る。よってカウンタ・イネーブル信号ＣＥのＴａ、Ｔｂ
が長いほどテスト精度が高くなる。
るＰＬＬ回路11からのクロックの数を測定することによ
り、この値に基いてＰＬＬ回路11の周波数が測定でき
る。よってカウンタ・イネーブル信号ＣＥのＴａ、Ｔｂ
が長いほどテスト精度が高くなる。
【００１９】この発明によれば、ＰＬＬが内蔵されたＬ
ＳＩにおいて、ＰＬＬの発振周波数を測定するために、
従来専用のテスタを使用または外部に外付け回路を追加
していたものが、格段に簡素化された構成となる。つま
り、図１のテスト回路の構成は、図４のようにＬＳＩ
（ディジタルＩＣ 1）の中に組み込むことができるし、
また、図５のように外付けのディジタルテスタのとして
構成することもできる。しかも従来のようにアナログテ
スタが混在するような特別な構成とはならない。
ＳＩにおいて、ＰＬＬの発振周波数を測定するために、
従来専用のテスタを使用または外部に外付け回路を追加
していたものが、格段に簡素化された構成となる。つま
り、図１のテスト回路の構成は、図４のようにＬＳＩ
（ディジタルＩＣ 1）の中に組み込むことができるし、
また、図５のように外付けのディジタルテスタのとして
構成することもできる。しかも従来のようにアナログテ
スタが混在するような特別な構成とはならない。
【００２０】図６はこの発明の第２の実施形態に係るＰ
ＬＬのテスト回路の構成を示す回路図である。図１と相
違するのはカウンタ12を１個のみ利用し、遅延回路15を
設けてカウンタ12の異なる時相における同一期間のカウ
ント値を比較器13により比較する構成となっていること
である。カウンタ12により、第１の時点から所定期間計
数した計数結果と、この第１の時点の後の第２の時点か
ら上述と同じ所定期間計数した計数結果とが比較器13に
入力され、その計数結果の一致検出に応じて、この計数
結果に基いたＰＬＬ動作信号の周波数に対応した信号を
デコーダ14から出力する。このような図６のテスト回路
の構成も図４や図５で示したのと同様にＬＳＩに内蔵す
ることができるし、外付けのディジタルテスタに内蔵す
ることができる。
ＬＬのテスト回路の構成を示す回路図である。図１と相
違するのはカウンタ12を１個のみ利用し、遅延回路15を
設けてカウンタ12の異なる時相における同一期間のカウ
ント値を比較器13により比較する構成となっていること
である。カウンタ12により、第１の時点から所定期間計
数した計数結果と、この第１の時点の後の第２の時点か
ら上述と同じ所定期間計数した計数結果とが比較器13に
入力され、その計数結果の一致検出に応じて、この計数
結果に基いたＰＬＬ動作信号の周波数に対応した信号を
デコーダ14から出力する。このような図６のテスト回路
の構成も図４や図５で示したのと同様にＬＳＩに内蔵す
ることができるし、外付けのディジタルテスタに内蔵す
ることができる。
【００２１】上記各実施例によれば、従来はこの周波数
の測定に対しＰＬＬがロックする時間がはっきりとはわ
からず、サンプルのＶｔｈ等の変化によるＰＬＬのロッ
クアップタイムに時間差が生ずることから、ＰＬＬがロ
ックした後十分時間を取ってからテストを開始していた
が、本願発明を適用することにより、周波数のロック時
点からテスト可能となり、周波数も測定できるため、テ
ストタイムの短縮と測定系の簡略化に非常に有効とな
る。
の測定に対しＰＬＬがロックする時間がはっきりとはわ
からず、サンプルのＶｔｈ等の変化によるＰＬＬのロッ
クアップタイムに時間差が生ずることから、ＰＬＬがロ
ックした後十分時間を取ってからテストを開始していた
が、本願発明を適用することにより、周波数のロック時
点からテスト可能となり、周波数も測定できるため、テ
ストタイムの短縮と測定系の簡略化に非常に有効とな
る。
【００２２】なお、判定パルスＤＰが最初に出力された
時にＰＬＬがロックした周波数であると判定するより
も、ＤＰが複数回連続して出力された時点で、ＰＬＬが
ロックした周波数であると確定した方がノイズ等の影響
による誤判定を防ぐことができる。
時にＰＬＬがロックした周波数であると判定するより
も、ＤＰが複数回連続して出力された時点で、ＰＬＬが
ロックした周波数であると確定した方がノイズ等の影響
による誤判定を防ぐことができる。
【００２３】
【発明の効果】以上説明したようにこの発明のテスト回
路及びこのテスト回路を内蔵したディジタルＩＣによれ
ば、２つの計測結果の値が一致したときがＰＬＬがロッ
クした時点であることを示すことが可能である。また、
この時点が同時に周波数を測定する時点となるから短時
間でかつ簡略化されたテスト回路の測定系が実現でき
る。
路及びこのテスト回路を内蔵したディジタルＩＣによれ
ば、２つの計測結果の値が一致したときがＰＬＬがロッ
クした時点であることを示すことが可能である。また、
この時点が同時に周波数を測定する時点となるから短時
間でかつ簡略化されたテスト回路の測定系が実現でき
る。
【図１】この発明の第１の実施形態に係るＰＬＬのテス
ト回路を示す回路図。
ト回路を示す回路図。
【図２】図１の回路中のカウンタ・イネーブル信号の波
形図。
形図。
【図３】図１の回路動作を説明するためのタイミングチ
ャート。
ャート。
【図４】図１を適用する応用例を示す第１の回路図。
【図５】図１を適用する応用例を示す第２の回路図。
【図６】この発明の第２の実施形態に係るＰＬＬのテス
ト回路を示す回路図。
ト回路を示す回路図。
【図７】ＰＬＬを内蔵したＬＳＩにおける従来のテスト
回路を示す第１の回路ブロック図。
回路を示す第１の回路ブロック図。
【図８】ＰＬＬを内蔵したＬＳＩにおける従来のテスト
回路を示す第２の回路ブロック図。
回路を示す第２の回路ブロック図。
1 …ディジタルＩＣ、 11…ＰＬＬ回路、 12，12-1，12-2…カウンタ、 13…比較器、 14…デコーダ、 15…遅延回路。
フロントページの続き (72)発明者 矢部 幸彦 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内
Claims (10)
- 【請求項１】 ＰＬＬ動作信号を異なる時点から同一期
間ずつ計数する手段と、 前記手段によるそれぞれの計数結果を比較検出する比較
手段とを具備したことを特徴とするテスト回路。 - 【請求項２】 ＰＬＬ動作信号を異なる時点から同一期
間ずつ計数する手段と、 前記異なる時点からの同一期間における計数結果の一致
を検出する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いて前記ＰＬＬ動作信号の周波数に対
応する信号を出力する手段とを具備したことを特徴とす
るテスト回路。 - 【請求項３】 ディジタルＩＣ内のＰＬＬ動作信号を異
なる時点から同一期間ずつ計数する手段と、 前記異なる時点からの同一期間における計数結果の一致
を検出する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いて前記ＰＬＬ動作信号の周波数に対
応する信号を出力する手段とを具備するテスト回路を前
記ディジタルＩＣに内蔵したことを特徴とするテスト回
路を内蔵したディジタルＩＣ。 - 【請求項４】 ＰＬＬ動作信号を交互に同一期間ずつ計
数する第１、第２の計数手段と、 前記第１、第２の計数手段による計数結果を比較検出す
る比較手段とを具備したことを特徴とするテスト回路。 - 【請求項５】 ＰＬＬ動作信号を交互に同一期間ずつ計
数する第１、第２のカウンタと、 前記第１、第２のカウンタによる計数結果の一致を検出
する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いた前記ＰＬＬ動作信号の周波数に対
応する信号を出力するデコード手段とを具備したことを
特徴とするテスト回路。 - 【請求項６】 前記第１、第２のカウンタはデューティ
５０％の制御信号で交互に動作制御され、この制御信号
は前記ＰＬＬ動作信号の周期よりも長い周期を有するこ
とを特徴とする請求項５記載のテスト回路。 - 【請求項７】 ディジタルＩＣ内のＰＬＬ動作信号を交
互に同一期間ずつ計数する第１、第２のカウンタと、 前記第１、第２のカウンタによる計数結果の一致を検出
する比較手段と、 前記比較手段における前記計数結果の一致検出に応じて
前記計数結果に基いて前記ＰＬＬ動作信号の周波数に対
応する信号を出力するデコード手段とを具備するテスト
回路を前記ディジタルＩＣに内蔵したことを特徴とする
テスト回路を内蔵したディジタルＩＣ。 - 【請求項８】 前記第１、第２のカウンタはデューティ
５０％の制御信号で交互に動作制御され、この制御信号
は前記ＰＬＬ動作信号の周期よりも長い周期を有するこ
とを特徴とする請求項７記載のテスト回路を内蔵したデ
ィジタルＩＣ。 - 【請求項９】 ＰＬＬ動作信号を第１の時点とその後の
第２の時点で所定期間ずつ計数するカウンタと、 前記カウンタにおける第１の時点からの所定期間計数し
た計数結果の出力を遅延する遅延回路と、 前記カウンタによる前記第２の時点からの所定期間計数
した計数結果と前記遅延回路出力である計数結果との一
致を検出する比較手段と、 前記カウンタの出力信号を入力し、前記比較手段におけ
る前記計数結果の一致検出に応じて前記計数結果に基い
た前記ＰＬＬ動作信号の周波数に対応した信号を出力す
るデコード手段とを具備したことを特徴とするテスト回
路。 - 【請求項１０】 ディジタルＩＣ内のＰＬＬ動作信号を
第１の時点とその後の第２の時点で所定期間ずつ計数す
るカウンタと、 前記カウンタにおける第１の時点からの所定期間計数し
た計数結果の出力を遅延する遅延回路と、 前記カウンタによる前記第２の時点からの所定期間計数
した計数結果と前記遅延回路出力である計数結果との一
致を検出する比較手段と、 前記カウンタの出力信号を入力し、前記比較手段におけ
る前記計数結果の一致検出に応じて前記計数結果に基い
た前記ＰＬＬ動作信号の周波数に対応する信号を出力す
るデコード手段とを具備するテスト回路を前記ディジタ
ルＩＣに内蔵したことを特徴とするテスト回路を内蔵し
たディジタルＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005876A JPH09197024A (ja) | 1996-01-17 | 1996-01-17 | テスト回路及びこのテスト回路を内蔵したディジタルｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005876A JPH09197024A (ja) | 1996-01-17 | 1996-01-17 | テスト回路及びこのテスト回路を内蔵したディジタルｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09197024A true JPH09197024A (ja) | 1997-07-31 |
Family
ID=11623125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005876A Pending JPH09197024A (ja) | 1996-01-17 | 1996-01-17 | テスト回路及びこのテスト回路を内蔵したディジタルｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09197024A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316929B1 (en) | 1999-01-29 | 2001-11-13 | Nec Corporation | Frequency measurement test circuit and semiconductor integrated circuit having the same |
| US6621352B2 (en) | 2000-10-30 | 2003-09-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2012255749A (ja) * | 2011-06-10 | 2012-12-27 | Denso Corp | 半導体装置および半導体装置の測定方法 |
-
1996
- 1996-01-17 JP JP8005876A patent/JPH09197024A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316929B1 (en) | 1999-01-29 | 2001-11-13 | Nec Corporation | Frequency measurement test circuit and semiconductor integrated circuit having the same |
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| JP2012255749A (ja) * | 2011-06-10 | 2012-12-27 | Denso Corp | 半導体装置および半導体装置の測定方法 |
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