JPH05183114A - 半導体装置 - Google Patents

半導体装置

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JPH05183114A
JPH05183114A JP4000357A JP35792A JPH05183114A JP H05183114 A JPH05183114 A JP H05183114A JP 4000357 A JP4000357 A JP 4000357A JP 35792 A JP35792 A JP 35792A JP H05183114 A JPH05183114 A JP H05183114A
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Abstract

(57)【要約】 【目的】 過電圧保護用のアバランシェダイオードを備
えた半導体装置において、過電圧からの保護機能を有し
ながらスイッチング素子の耐圧性能におけるアバランシ
ェ電圧からの裕度を削減してスイッチング素子の特性の
向上を図る。 【構成】 アバランシェダイオード２をスイッチング素
子であるＭＯＳＦＥＴ１を構成しているエピタキシャル
層１０を用いて構成することにより、エピタキシャル層
１０の厚み、不純物濃度などに起因するＭＯＳＦＥＴ１
の耐圧性能のばらつきにアバランシェ電圧を追従させる
ことで、スイッチング素子の耐圧性能の裕度を削減して
も、確実な過電圧からの保護を可能とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、モーターの制御などに
使用される電力用スイッチングデバイスの構成に関する
ものであり、特に、これらのデバイスを過電圧から保護
する過電圧保護手段に関するものである。
【０００２】
【従来の技術】図５に、従来の過電圧保護回路を有する
半導体装置の回路構成を示してある。
【０００３】この半導体装置は、負荷端子５および６
に、スイッチング素子としてｎチャンネル形のＭＯＳＦ
ＥＴ１が採用されており、このＭＯＳＦＥＴ１を過電圧
から保護するための過電圧保護回路４０が構成されてい
る。この過電圧保護回路４０においては、過電圧が印加
されるとアバランシェ電流が流れるアバランシェダイオ
ード２と、このアバランシェ電流を制限するための電流
制限抵抗３がＭＯＳＦＥＴ１のドレイン電極１Ｄとゲー
ト電極１Ｇ間に直列に接続されている。さらに、ゲート
電極１Ｇとソース電極１Ｓとの間には、ゲート電極を過
電圧から保護する定電圧ダイオード４が接続されてい
る。また、ゲート電極１Ｇには、ゲート抵抗８を介して
制御入力端子９からゲート電位が印加されるようになっ
ている。そして、ＭＯＳＦＥＴ１はゲート電位を低電位
とすることによりオフ状態、すなわち、耐圧状態に制御
される。
【０００４】このような過電圧保護回路４０は、ＭＯＳ
ＦＥＴを過電圧から保護するために設けられたものであ
るが、この回路４０がない場合は、ＭＯＳＦＥＴ１の耐
圧を越える電圧が印加されると、ＭＯＳＦＥＴ１にアバ
ランシェ電流が流れ、このアバランシェ電流が過大な場
合は、ＭＯＳＦＥＴ１が破壊に至ることとなる。一般に
アバランシェ電流は、耐圧を確保するように形成された
ＰＮ接合面の曲率の小さい箇所など、電界の最も強い点
に集中して流れる。従って、電流密度が高くなり易く、
アバランシェ電流自体が比較的低い状態であってもＭＯ
ＳＦＥＴ１の破壊に至ることが多い。
【０００５】一方、図５に示したような過電圧保護回路
４０を備えている場合は、アバランシェダイオード２の
アバランシェ耐圧をＭＯＳＦＥＴ１の耐圧より低く設定
することにより、このようなＭＯＳＦＥＴ１の破壊を防
ぐことができる。すなわち、アバランシェダイオード２
の耐圧をＭＯＳＦＥＴ１の耐圧より低く設定すると、負
荷端子５、６間に過電流が発生した場合に、先ず、アバ
ランシェダイオード２にアバランシェ電流が流れる。こ
のアバランシェ電流は、ゲート抵抗８を介して制御入力
端子９に流れる。従って、ゲート抵抗８において電圧降
下が発生し、ゲート電位が上昇するので、ＭＯＳＦＥＴ
１は導通状態となる。このため、負荷端子５、６間に発
生した過電圧のエネルギーは、ＭＯＳＦＥＴ１のオン電
流により吸収され、負荷端子５、６間の電圧は低下す
る。負荷端子５、６間の電圧が低下するとアバランシェ
ダイオード２におけるアバランシェ電流も減少し、ＭＯ
ＳＦＥＴ１が再度オフ状態になろうとする。しかし、実
際には、アバランシェダイオード２のアバランシェ電流
と、ＭＯＳＦＥＴ１に流れる電流がバランスし、過電流
の原因となる電圧源のインピーダンスなどによって定ま
る一定の電流が流れることとなる。このよに、過電圧保
護回路４０を備えている場合は、ＭＯＳＦＥＴ１にはア
バランシェ電流は流れず、ＭＯＳＦＥＴ１を過電圧から
保護することができる。また、電圧源のインピーダンス
などが小さすぎなければアバランシェダイオード２に流
れるアバランシェ電流もダイオード２を破壊する程の強
度に成らず、装置全体を保護することが可能となる。
【０００６】
【発明が解決しようとする課題】このような過電圧保護
回路を有する半導体装置においては、アバランシェ電流
の発生するアバランシェ電圧を、スイッチング素子の耐
圧を低く設定することにより、スイッチング素子を耐圧
破壊から防御することが可能である。しかしながら、ス
イッチング素子の耐圧性能のばらつき、アバランシェダ
イオードのアバランシェ電圧のばらつきを考慮すると、
やはりスイッチング素子の耐圧はアバランシェ電圧に対
し充分に高く設定する必要がある。このようにスイッチ
ング素子の耐圧を高くすると、空乏層の広がる拡散層の
厚みを大きく確保することとなるためにオン電圧が上昇
し、スイッチングロス等の増加の原因となる。
【０００７】また、ＩＧＢＴ（伝導度変調型トランジス
タ）などのバイポーラ素子においては、モーター負荷な
どのＬ負荷ターンオフ時には、ストレーリアクタンスな
どのインダクタンス成分により、−ｄｉ／ｄｔに起因す
る過電圧がエミッタ・コレクタ間にかかる。このため、
ゲート電位が降下し、電流の低下が起こり始めようとし
たときに、ＩＧＢＴを構成するＮＰＮトランジスタのベ
ース電圧が上昇し、一定のドレイン電流を流し続ける。
従って、ＰＮ接合面に広がった空乏層内に、少数キャリ
アが存在し、この電荷により電界が強められることとな
る。このように、ＩＧＢＴなどにおいては、オフ時等に
おいて、静的な耐圧より耐圧性能が低下することも考慮
する必要があり、アバランシェ電圧との耐圧差をさらに
確保する必要がある。従って、ＩＧＢＴなどのバイポー
ラ素子においては、さらにオン電圧などの素子特性が悪
化する傾向にある。
【０００８】そこで、本発明においては、上記の問題に
鑑みて、スイッチング素子の破壊を防止できる程度のア
バランシェ電圧を有しながら、そのアバランシェ電圧に
対し、素子の耐圧裕度を出来る限り少なくすることによ
り、良好なスイッチング素子特性を有し、さらに素子破
壊の防止が可能な半導体装置を実現することを目的とし
ている。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、スイッチング素子において耐
圧時に空乏層の広がる拡散層を用いてアバランシェダイ
オードを形成するようにしている。すなわち、本発明に
係る半導体スイッチング素子に印加される負荷電圧に基
づきアバランシェ電流を発生するアバランシェ素子を少
なくとも有する半導体装置においては、アバランシェ素
子を、半導体スイッチング素子の電圧阻止状態において
空乏層が広がる耐圧用拡散層を用いて形成することを特
徴としている。
【００１０】また、この耐圧用拡散層に形成されたアバ
ランシェ素子のＰＮ接合面の曲率を、耐圧用拡散層に空
乏層が広がるように形成された半導体スイッチング素子
のＰＮ接合面の曲率と比して小さくすることが望まし
い。さらに、半導体スイッチング素子を過電圧破壊から
保護する過電圧保護手段を有している場合は、この過電
圧保護手段を、アバランシェ電流を検出する電流検出部
と、この電流検出部の検出結果に基づき半導体スイッチ
ング素子のゲート電極に印加されるゲート電位を制御可
能なゲート電位制御部とにより構成することが有効であ
る。
【００１１】
【作用】このように、半導体スイッチング素子の耐圧性
能を決定する耐圧用拡散層を用いてアバランシェ素子を
形成することにより、半導体スイッチング素子の耐圧性
能にばらつき、変化があった場合であっても、その変動
に応じて、アバランシェ電圧を変動させることが可能と
なる。このため、アバランシェ電圧に対する半導体スイ
ッチング素子の耐圧性能の裕度がそれほど無い場合であ
っても、耐圧性能の変動にアバランシェ電圧が追従する
ので、耐圧破壊に達するまえに、アバランシェ素子にお
いてアバランシェ電流が発生し、半導体スイッチング素
子を耐圧破壊から保護することができる。すなわち、耐
圧用拡散層の厚み、濃度、あるいはオフ時に導入された
少数キャリアなどにより耐圧性能が変動することがあっ
ても、この耐圧用拡散層を用いて形成されているアバラ
ンシェ素子のアバランシェ電圧も同様に変動するので、
アバランシェ電圧と素子耐圧が逆転するようなことがな
い。従って、半導体スイッチング素子の耐圧性能におけ
る裕度を削減し、オン電圧が低く、スイッチングロスの
少ない半導体装置を実現することができる。
【００１２】このような半導体装置において、アバラン
シェ素子のアバランシェ電圧を半導体スイッチング素子
の耐圧以下に設定する方法として、その耐圧を決定する
要因の１つであるＰＮ接合面の曲率を半導体スイッチン
グ素子のＰＮ接合面の曲率より小さくする方法がある。
【００１３】また、アバランシェ電流を検出する電流検
出部を設けることにより、アバランシェ電流の流れ出し
た初期の電流値から半導体スイッチング素子のゲート電
位を制御し、過電圧保護をより確実なものとすることが
できる。
【００１４】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
【００１５】〔実施例１〕図１に、実施例１に係る半導
体装置の断面を示してある。本例の装置は、ＭＯＳＦＥ
Ｔをスイッチング素子として用いた半導体装置であり、
その等価回路は、先に図５に基づき説明したものと同様
である。この装置は、ｎ- 型のエピタキシャル層１０の
裏面にｎ+ 型のドレイン層１１を介してドレイン電極２
５が形成されており、このドレイン電極２５と対峙する
ｎ- 型のエピタキシャル層１０の表面に複数のｐ型のウ
ェル１２が形成されている。そして、このｐ型のウェル
１２内に、ｎ+ 型のソース層１３が形成されており、こ
のソース層１３にソース電極２４が設置されている。こ
のソース層１３からウェル２１を経由してエピタキシャ
ル層１０の表面にかけて、ゲート酸化膜２２を介してゲ
ート電極２３が設置されており、ソース層１３、ウェル
１２、エピタキシャル層１０およびドレイン層１１によ
りＭＯＳＦＥＴ１が構成されている。一方、これらのウ
ェル１２の近傍には、ウェル１２より狭く、曲率も小さ
なｐ型の拡散層であるアバランシェ層１４が形成されて
おり、このアバランシェ層１４に、アバランシェ用電極
２１が接続されている。このアバランシェ層１４は、曲
率がウェル１２より小さくなるように、ウェル１２より
狭い開口から注入されたイオンの拡散により形成された
拡散層である。従って、本例の装置においては、アバラ
ンシェ用電極２１、アバランシェ層１４、エピタキシャ
ル層１０、ソース層１３およびソース電極２４によりア
バランシェダイオード２が構成され、アバランシェ層１
４の曲率がウェル１２より小さいため、ウェル１２に比
べ電界が集中し易く、アバランシェ電流が早期に発生す
るようになっている。
【００１６】この半導体装置の表面には、初期酸化膜２
６を介して、ポリシリコンなどによる電流制限抵抗３、
ゲート保護用の定電圧ダイオード４が形成されている。
そして、図５に示した過電圧保護回路４０を構成するよ
うに、アバランシェ電極２１は、電流制限抵抗３を介し
てゲート端子７に接続されており、一方、このゲート端
子７は、定電圧ダイオード４を介してソース端子６に接
続されている。
【００１７】このような構成の本装置においては、ソー
ス端子６とドレイン端子５との間に何らかの理由により
過電圧が印加されると、先ず、エピタキシャル層１０を
用いて形成されたアバランシェダイオード２にアバラン
シェ電流が発生する。このアバランシェ電流により電流
制限抵抗３において電圧降下が生じ、ゲート電位が上昇
する。このため、ＭＯＳＦＥＴ１がオンとなり、ソース
・ドレイン間が導通状態となり、印加されていた過電圧
が消滅する。従って、ＭＯＳＦＥＴ１を過電圧による破
壊から保護することができる。そして、本装置において
は、この過電圧を判断するアバランシェダイオード２が
ＭＯＳＦＥＴ１を構成するエピタキシャル層１０を用い
て形成されている。このため、このエピタキシャル層１
０の厚さ、不純物濃度のばらつきにより、ＭＯＳＦＥＴ
１の耐圧性能が変動した場合であっても、同様に、アバ
ランシェダイオード２のアバランシェ電圧も変動する。
従って、アバランシェ電圧を左右する要素、例えば、本
例においては曲率をアバランシェ電圧がＭＯＳＦＥＴ１
の耐圧より低くなるように設計しておけば、その後のＭ
ＯＳＦＥＴ１の固体差によるばらつきを考慮する必要が
ない。このため、アバランシェ電圧に対するＭＯＳＦＥ
Ｔの耐圧性能の裕度を、オン電圧などの素子特性を犠牲
にして大きくとる必要はない。このように、本例の装置
において、良好なスイッチング特性を保持しながら過電
圧に対し保護が可能な半導体装置を実現することができ
る。
【００１８】なお、本例においては、アバランシェ層の
曲率を小さくすることによりアバランシェ電圧を制御し
ているが、このアバランシェ層の深さなど他の要素によ
りアバランシェ電圧を制御することも勿論可能である。
【００１９】〔実施例２〕図２に、実施例２に係る半導
体装置の構成を示してある。本例は、ＩＧＢＴをスイッ
チング素子として用いた半導体装置であって、ｎ- 型の
エピタキシャル層１０の裏面にコレクタ電極２８の接続
されたｐ+ 型のコレクタ層１５がｎ+ 型のベース層１６
を介して形成されている。このｎ- 型のエピタキシャル
層１０の表面に複数のｐ型のウェルによるベース層１２
が形成されており、このｐ型のベース層１２内にエミッ
タ電極２７の接続されたｎ+ 型のエミッタ層１７が形成
されている。さらに、実施例１と同様にエミッタ層１７
の表面からベース層１２を経由してエピタキシャル層１
０の表面にゲート酸化膜２２を介してゲート電極２３が
形成されており、エピタキシャル層１０に電子を注入し
て伝導度変調状態とし、ＩＧＢＴの機能を発揮できるよ
うになっている。
【００２０】これらのベース層１２の近傍には、実施例
１と同様に、曲率の小さなｐ型の拡散層であるアバラン
シェ層１４が形成されており、このアバランシェ層１４
に、アバランシェ用電極２１が接続されている。本例に
おいては、アバランシェ用電極２１、アバランシェ層１
４、エピタキシャル層１０、ベース層１６、コレクタ層
１５およびコレクタ電極２８によりオープンベースとな
ったＰＮＰトランジスタ３１が構成されており、このＰ
ＮＰトランジスタ３１にアバランシェ電流の流れるプロ
セスは、実施例１と同様である。
【００２１】また、実施例１と同様に、エピタキシャル
層１０の表面には、初期酸化膜２６を介して電流制限抵
抗３、ゲート保護用の定電圧ダイオード４が形成されて
いる。そして、ゲート保護用の定電圧ダイオード４は、
コレクタ端子６とゲート端子７との間に接続されいる。
また、ＩＧＢＴの過電圧保護のためのアバランシェ電流
を発生するＰＮＰトランジスタ３１は、エミッタ端子５
とゲート端子７との間に電流制限抵抗３と直列になるよ
うに接続されている。従って、図３に示す等価回路図の
ように、本例の装置においても、ＭＯＳＦＥＴがＩＧＢ
Ｔ３０に変わった点を除き、実施例１とほぼ同様の回路
が構成されている。従って、本例においても、ＩＧＢＴ
３０に過電圧が印加されると、ＰＮＰトランジスタ３１
に流れるアバランシェ電流によりゲート電位が上昇し、
ＩＧＢＴ３０が導通状態となり、過電圧状態が解消され
る。従って、ＩＧＢＴ３０には耐圧能力を越えた電圧は
印加されず、ＩＧＢＴ３０を破壊から保護することがで
きる。
【００２２】さらに、ＩＧＢＴ３０のようなバイポーラ
素子において、インダクタンスを有するＬ負荷をターン
オフする場合は、電流変化量ｄｉ／ｄｔに起因する過電
圧がエミッタ・コレクタ間にかかる。このため、ウェル
１２からエピタキシャル層１０のＰＮ接合面に広がった
空乏層内に、少数キャリアである正孔が存在し、この電
荷により電界が強められることとなる。従って、ＰＮ接
合面に静的な状態よりも大きな電界が集中し、耐圧性能
が劣化する場合がある。しかしながら、本装置において
は、アバランシェ電流を発生するＰＮＰトランジスタ３
１がウェル１２の近傍に、ＩＧＢＴ３０と同様のエピタ
キシャル層１０を用いて形成されているため、ＩＧＢＴ
３０と同程度に大きな電界が存在する。このため、ＩＧ
ＢＴ３０と耐圧性能が逆転するようなことはなく、ＩＧ
ＢＴ３０の耐圧限界に達するまえに、ＰＮＰトランジス
タ３１においてアバランシェ電流が発生し、ＩＧＢＴ３
０を破壊から保護することができる。このように、本例
の装置においては、ＩＧＢＴ３０の耐圧性能の変動に合
わせて、アバランシェ電流を発生するＰＮＰトランジス
タ３１の耐圧性能も変動するため、従来の装置のよう
に、ＩＧＢＴ３０の設計において耐圧性能に大きなマー
ジンを考慮する必要がない。従って、大きな裕度を確保
するためにエピタキシャル層を厚くする必要はなく、オ
フ電圧、スイッチングロスの低減を図ることができる。
【００２３】なお、本例および実施例１において、エピ
タキシャル層の表面、および裏面にソース層、ドレイン
層、あるいはエミッタ層、コレクタ層が形成された縦型
の装置に基づき説明したが、これらの層がエピタキシャ
ル層の一方の面に形成された横型の装置においても、同
様の構成により素子破壊を防護しながら素子特性の向上
を図ることができることは勿論である。
【００２４】〔実施例３〕図４に実施例３に係る半導体
装置の回路構成を示してある。本例の装置は、実施例１
と同様にＭＯＳＦＥＴ１をスイッチング素子として採用
した装置であって、このスイッチング素子を耐圧破壊か
ら防護するアバランシェダイオード２は、実施例１と同
様に、ＭＯＳＥＦＴ１を構成するエピタキシャル層１０
を用いて構成されている。従って、ＭＯＳＦＥＴ１の耐
圧特性が変動した場合であっても、アバランシェダイオ
ード２の耐圧性能も追従して変動し、ＭＯＳＦＥＴ１の
耐圧破壊を未然に防止することができる装置である。
【００２５】本装置において着目すべき点は、アバラン
シェダイオード２からのアバランシェ電流をＭＯＳＦＥ
Ｔ１のゲート駆動に直接用いていないことである。すな
わち、ドレイン端子５とソース端子６の間には、アバラ
ンシェダイオード２と電流制限抵抗３に加え、検出抵抗
４１が直列に接続されており、この検出抵抗４１の両端
に発生した電圧降下を電圧検出回路４２を用いて検出す
るようにしている。そして、この電圧検出回路４２のお
いて検出抵抗４１の両端に電位差が生じたことが判る
と、ゲート駆動回路４３を用いてＭＯＳＦＥＴ１のゲー
ト端子７にゲート抵抗８を介してゲート電位を印加し、
強制的にＭＯＳＦＥＴ１を導通状態としている。従っ
て、アバランシェ電流が微弱な状態であっても、ゲート
駆動回路４３によりＭＯＳＦＥＴ１のゲート電極を早期
に充電することができる。このため、ドレイン端子５と
ソース端子６に印加される負荷電圧が急激に上昇したよ
うな場合であっても、早期にＭＯＳＦＥＴ１を導通状態
にすることができるので、さらに確実にＭＯＳＦＥＴ１
を耐圧破壊から保護することができる。このような電圧
検出回路４２とゲート駆動回路４３からなる過電圧保護
回路は、実施例１および２と同様にエピタキシャル層上
に初期酸化膜を介して作り込んでも良く、また、別回路
として半導体装置に形成しても良い。また、ＭＯＳＦＥ
Ｔに限らず、ＩＧＢＴをスイッチング素子として用いた
場合であっても、同様の過電圧保護回路により、さらに
確実な保護を図ることは可能である。
【００２６】なお、上記各例において、アバランシェ電
流を発生する素子のｐ型あるいはｐ+ 型のアバランシェ
層の曲率を小さくすることにより、アバランシェ電圧を
調整しているが、曲率に限らずアバランシェ層の深さ等
によってもアバランシェ電圧を調整することは可能であ
る。また、ストライプとセルなど平面的な構造の違いに
よってもアバランシェ電圧に差を設けることができる。
【００２７】また、スイッチング素子としてＭＯＳＦＥ
ＴまたはＩＧＢＴに基づき説明したが、ＭＣＴあるいは
バイポーラトランジスタなど自己消弧型の素子であれば
上記のようなアバランシェ電流を発生する素子を用いて
耐圧破壊から確実な保護を図ることが可能であり、素子
自体の特性の向上を図ることができる。
【００２８】
【発明の効果】以上において説明したように、本発明に
係る半導体装置においては、過電圧から半導体スイッチ
ング素子の破壊を防止するアバランシェ素子を、半導体
スイッチング素子の耐圧用の拡散層を用いて形成するよ
うにしている。従って、半導体スイッチング素子の耐圧
性能が、拡散層の厚さ、不純物濃度、あるいはＬ負荷タ
ーンオフ時の電界強度の上昇などの原因により変動した
場合であっても、アバランシェ素子の耐圧性能もそれに
追従して変動させることができる。このため、スイッチ
ング素子の耐圧破壊を防止するために、その耐圧性能の
裕度を、アバランシェ素子の耐圧性能からそれ程大きく
とる必要はない。従って、スイッチング素子のオン電
圧、スイッチングロスなどを低減することが可能とな
り、スイッチング特性が良好であり、同時に耐圧破壊か
ら保護された半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】実施例１に係る半導体装置の構成を示す断面図
である。
【図２】実施例２に係る半導体装置の構成を示す断面図
である。
【図３】実施例２に係る半導体装置の等価回路を示す回
路図である。
【図４】実施例３に係る半導体装置の等価回路を示す回
路図である。
【図５】一般的な耐圧破壊用のアバランシェダイオード
の設置された半導体装置の等価回路を示す回路図であ
る。
【符号の説明】
１ ・・・ ＭＯＳＦＥＴ ２ ・・・ アバランシェダイオード ３ ・・・ 電流制限抵抗 ４ ・・・ ゲート保護用定電圧ダイオード ５ ・・・ ドレイン端子（コレクタ端子） ６ ・・・ ソース端子（エミッタ端子） ７ ・・・ ゲート端子 ８ ・・・ ゲート抵抗 ９ ・・・ 制御入力端子 １０・・・ エピタキシャル層 １１・・・ ドレイン層 １２・・・ ｐ型ウェル １３・・・ ソース層 １４・・・ アバランシェ層 １５・・・ コレクタ層 １６・・・ ｎ型ベース層 １７・・・ エミッタ層 ２１・・・ アバランシェ素子用電極 ２２・・・ ゲート酸化膜 ２３・・・ ゲート電極 ２４・・・ ソース電極 ２５・・・ ドレイン電極 ２６・・・ 初期酸化膜 ２７・・・ エミッタ電極 ２８・・・ コレクタ電極 ３０・・・ ＩＧＢＴ ３１・・・ アバランシェ電流発生用のＰＮＰトランジ
スタ ４０・・・ 過電圧保護回路 ４１・・・ 検出抵抗 ４２・・・ 電圧検出回路 ４３・・・ ゲート駆動回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体スイッチング素子に印加される負
    荷電圧に基づきアバランシェ電流を発生するアバランシ
    ェ素子を少なくとも有する半導体装置において、前記ア
    バランシェ素子は、前記半導体スイッチング素子の電圧
    阻止状態において空乏層が広がる耐圧用拡散層を用いて
    形成されていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、前記耐圧用拡散層に
    形成された前記アバランシェ素子のＰＮ接合面の曲率
    が、前記耐圧用拡散層に空乏層が広がるように形成され
    た前記半導体スイッチング素子のＰＮ接合面の曲率と比
    して小さいことを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２において、前記半導体
    スイッチング素子を過電圧破壊から保護する過電圧保護
    手段を有しており、この過電圧保護手段は、前記アバラ
    ンシェ電流を検出する電流検出部と、この電流検出部の
    検出結果に基づき前記半導体スイッチング素子のゲート
    電極に印加するゲート電位を制御可能なゲート電位制御
    部とを備えていることを特徴とする半導体装置。
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