JP2601862B2 - アノードショート型導電変調ｍｏｓｆｅｔ - Google Patents
アノードショート型導電変調ｍｏｓｆｅｔInfo
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- 239000012535 impurity Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はアノードショート型導電変調MOSFETに関す
る。
る。
（従来の技術） 第８図に従来の横型の導電変調MOSFET（BIFETと略す
る）を示す。低濃度のｐ型基板１の表面に低濃度のｎ型
ベース層２が設けられ、このｎ型ベース層２に接して高
濃度のｎ型バッファ層３が選択的に設けられている。さ
らにこのｎバッファ層３内にはｐ型ドレイン層４が設け
られている。又ｐ型ドレイン層３から一定間隔をおい
て、ｐ型ドレイン層と対向する位置にはｐ型ベース層5,
6が設けられ、このｐ型ベース層5,6内にはｎ型ソース層
７が設られる。このｎ型ソース層７とｎ型ベース層２に
はさまれるｐ型ベース層６の表面には絶縁膜９を介して
ゲート電極10が設けられている。又、ｐ型ドレイン層４
の表面にはオーミックコンタクトするドレイン電極12、
ｐ型ベース層５とｎ型ソース電極層７の表面には、双方
にオーミックコンタクトするソース11が設けられてい
る。
る）を示す。低濃度のｐ型基板１の表面に低濃度のｎ型
ベース層２が設けられ、このｎ型ベース層２に接して高
濃度のｎ型バッファ層３が選択的に設けられている。さ
らにこのｎバッファ層３内にはｐ型ドレイン層４が設け
られている。又ｐ型ドレイン層３から一定間隔をおい
て、ｐ型ドレイン層と対向する位置にはｐ型ベース層5,
6が設けられ、このｐ型ベース層5,6内にはｎ型ソース層
７が設られる。このｎ型ソース層７とｎ型ベース層２に
はさまれるｐ型ベース層６の表面には絶縁膜９を介して
ゲート電極10が設けられている。又、ｐ型ドレイン層４
の表面にはオーミックコンタクトするドレイン電極12、
ｐ型ベース層５とｎ型ソース電極層７の表面には、双方
にオーミックコンタクトするソース11が設けられてい
る。
この横型BIFETでは、ゲート電極９に、ソース電極10
に対して正の電極を印加すると、ゲート電極９の直下の
ｐ型ベース層にチャンネルが発生し、ｎソース層７から
電子がｎ型ベース層２に注入される。この電子電流がｎ
型バッファ層３を介してp+型ドレイン層４に入ると、こ
のpn接合が順バイアスされてp+型ドレイン層４から正孔
がｎ型バッファ層３を介してｎ型ベース層２に注入され
る。こうしてｎ型ベース層２には電子・正孔双方が蓄積
されて導電変調が起る。従って高耐圧を得るためｎ型ベ
ース層２を高抵抗とした場合にも、オン時にはｎ型ベー
ス層２の抵抗が実質的に小さくなる結果、小さいオン電
圧が得られる。この導電変調型MOSFETは、ゲート電極９
をソース電極10に対して零または負にバイアスしてチャ
ネルを消失させることにより、ターンオフする。
に対して正の電極を印加すると、ゲート電極９の直下の
ｐ型ベース層にチャンネルが発生し、ｎソース層７から
電子がｎ型ベース層２に注入される。この電子電流がｎ
型バッファ層３を介してp+型ドレイン層４に入ると、こ
のpn接合が順バイアスされてp+型ドレイン層４から正孔
がｎ型バッファ層３を介してｎ型ベース層２に注入され
る。こうしてｎ型ベース層２には電子・正孔双方が蓄積
されて導電変調が起る。従って高耐圧を得るためｎ型ベ
ース層２を高抵抗とした場合にも、オン時にはｎ型ベー
ス層２の抵抗が実質的に小さくなる結果、小さいオン電
圧が得られる。この導電変調型MOSFETは、ゲート電極９
をソース電極10に対して零または負にバイアスしてチャ
ネルを消失させることにより、ターンオフする。
この様な従来の導電変調型MOSFETにおいて、ターンオ
フのスイッチング速度を速くするためには、ｎ型ベース
層２に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型ベース層２に蓄積した電子が速やかにド
レイン層４側に抜けないと、p+型ドレイン層４、ｎ型バ
ッファ層３およびｎ型ベース層２、ｐ型ベース層5,6か
らなるpnpトランジスタが動作して大きいテール電流が
流れる。そこでターンオフのスイッチング速度を速くす
るためには、ｎ型ベース層２でのキャリア寿命を小さい
ものとすることが望ましい。しかし、ｎ型ベース層２で
のキャリア寿命を小さくすると、ターンオフ速度が改善
される反面、素子のオン電圧が大きくなる。
フのスイッチング速度を速くするためには、ｎ型ベース
層２に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型ベース層２に蓄積した電子が速やかにド
レイン層４側に抜けないと、p+型ドレイン層４、ｎ型バ
ッファ層３およびｎ型ベース層２、ｐ型ベース層5,6か
らなるpnpトランジスタが動作して大きいテール電流が
流れる。そこでターンオフのスイッチング速度を速くす
るためには、ｎ型ベース層２でのキャリア寿命を小さい
ものとすることが望ましい。しかし、ｎ型ベース層２で
のキャリア寿命を小さくすると、ターンオフ速度が改善
される反面、素子のオン電圧が大きくなる。
ｎ型ベース層２の蓄積キャリアを速やかに消滅させる
ために、第９図に示すようにｎ型バッファ層３をドレイ
ン側表面に一部露出させてドレイン電極11をn+層８を介
してこのｎ型バッファ層３にコンタクトさせる構造が提
案されている。この構造は、前述のpnpトランジスタの
電流利得を零とすることにより、ターンオフ時のテール
電流を小さくしようというものである。この構造はアノ
ード・ショート構造と呼ばれる。しかしこの構造はアノ
ードショート構造では次の理由によりｐ型ドレイン層の
下のｎバッファ層の横方向抵抗を大きくする必要があ
る。
ために、第９図に示すようにｎ型バッファ層３をドレイ
ン側表面に一部露出させてドレイン電極11をn+層８を介
してこのｎ型バッファ層３にコンタクトさせる構造が提
案されている。この構造は、前述のpnpトランジスタの
電流利得を零とすることにより、ターンオフ時のテール
電流を小さくしようというものである。この構造はアノ
ード・ショート構造と呼ばれる。しかしこの構造はアノ
ードショート構造では次の理由によりｐ型ドレイン層の
下のｎバッファ層の横方向抵抗を大きくする必要があ
る。
アノードショート構造では、先に述べたｎ型ソース層
７から注入された電子はｐ型ドレイン層４の下のｎ型バ
ッファ層を通って、n+型層８に流れる。このとき、ｐ型
ドレイン層４の下のｎバッファ層の横方向抵抗に電位差
を発生して、この電位差が、ｐ型ドレイン層４と、ｎ型
バッファ層３で構成するpn接合を順バイアスし、この電
位差が一定値を越えるとｐ型ドレイン層４から正孔がｎ
型ベース層２に注入して導電変調がかかる。従って、こ
の様なアノードショート構造では、ｐ型ドレイン層４の
下のｎ型層の横方向抵抗を大きく設計する必要がある。
しかしこの様なｎ型バッファ層４のある素子で、ｐ型ド
レイン層４の下の横方向抵抗を大きくするためには、ｐ
型ドレイン層４の幅を広くしなければならず、素子の面
積が大きくなりコスト高となる。この問題を解決するた
めには、ｐ型ドレイン層下のｎ型の不純物濃度を下げ
た、第10図の様なｎ型バッファ層のない構造があるが、
この構造の素子ではドレイン・ソース間に順方向の電圧
を印加すると、ｎ型ベース層から広がる空乏層が、ｐ型
ドレイン層４にまで達し、パンチスルー降服が起り、高
耐圧化が図れない。
７から注入された電子はｐ型ドレイン層４の下のｎ型バ
ッファ層を通って、n+型層８に流れる。このとき、ｐ型
ドレイン層４の下のｎバッファ層の横方向抵抗に電位差
を発生して、この電位差が、ｐ型ドレイン層４と、ｎ型
バッファ層３で構成するpn接合を順バイアスし、この電
位差が一定値を越えるとｐ型ドレイン層４から正孔がｎ
型ベース層２に注入して導電変調がかかる。従って、こ
の様なアノードショート構造では、ｐ型ドレイン層４の
下のｎ型層の横方向抵抗を大きく設計する必要がある。
しかしこの様なｎ型バッファ層４のある素子で、ｐ型ド
レイン層４の下の横方向抵抗を大きくするためには、ｐ
型ドレイン層４の幅を広くしなければならず、素子の面
積が大きくなりコスト高となる。この問題を解決するた
めには、ｐ型ドレイン層下のｎ型の不純物濃度を下げ
た、第10図の様なｎ型バッファ層のない構造があるが、
この構造の素子ではドレイン・ソース間に順方向の電圧
を印加すると、ｎ型ベース層から広がる空乏層が、ｐ型
ドレイン層４にまで達し、パンチスルー降服が起り、高
耐圧化が図れない。
（発明が解決しようとする課題） 以上のように、従来の構造では、ターンオフ時のスイ
ッチング特性を改善しようとすると、素子面積が大きく
なりコスト高となるとが高耐圧が図れないと言う問題が
あった。
ッチング特性を改善しようとすると、素子面積が大きく
なりコスト高となるとが高耐圧が図れないと言う問題が
あった。
本発明は、このような問題を解決した素子を提供する
ことを目的とする。
ことを目的とする。
（課題を解決するための手段） 本発明にかかる素子はｐ型ドレイン層内にドレイン電
極にコンタクトするn+型層を設け、このn+型層とｎ型バ
ッファ層にはさまれるｐ型ドレイン層の表面に低濃度の
ｎ型バイパス層を設ける点が特徴である。
極にコンタクトするn+型層を設け、このn+型層とｎ型バ
ッファ層にはさまれるｐ型ドレイン層の表面に低濃度の
ｎ型バイパス層を設ける点が特徴である。
（作用） この様な本発明の構成にすれば、ｎ型バイパス層が、
ｐ型ドレイン層とｎ型ベースから成るpn接合を順バイア
スする横方向抵抗となり、このｎ型バイパス層はｐ型ド
レイン層の下のｎ型の影響は受けない。従ってｎ型バッ
ファ層の濃度を高くする事が可能で高耐圧化が図られ
る。又、ｎ型バイパス層の不純物濃度をコントロールす
る事により、横方向抵抗値を変えることが出来、素子の
面積を大きくする必要もない。
ｐ型ドレイン層とｎ型ベースから成るpn接合を順バイア
スする横方向抵抗となり、このｎ型バイパス層はｐ型ド
レイン層の下のｎ型の影響は受けない。従ってｎ型バッ
ファ層の濃度を高くする事が可能で高耐圧化が図られ
る。又、ｎ型バイパス層の不純物濃度をコントロールす
る事により、横方向抵抗値を変えることが出来、素子の
面積を大きくする必要もない。
（実 施 例） 以下、本発明の実施例を説明する。従来と同じ同部に
は同じ符号を付ける。
は同じ符号を付ける。
第１図は本発明の一実施例の横型導電変調MOSFET（横
型BIFET）を示す。11は、高抵抗ｐ型基板であり、この
表面に低濃度のｎ型ベース層２が設けられ、このｎ型ベ
ース層に接してｎ型バッファ層３が設けられている。こ
のｎ型バッファ層３と対向して深いｐ型ベース層５と浅
いｐ型ベース層６が形成されて、これらのｐ型ベース層
5,6内には、ｎ型ソース層７が設けられる。ｎ型ソース
層７と、ｎ型ベース層２にはさまれるｐ型ベース層６の
表面には絶縁膜９を介してゲート電極10が設けられ、ｐ
型ベース層５とｎ型ソース層表面には双方にオーミック
コンタクトするソース電極11が設けられる。又、ｎ型バ
ッファ層３内には、ｐ型ドレイン層４が設けられ、さら
にこのｐ型ドレイン層４内にはn+型層13が設けられ、こ
のn+層13とｎ型バッファ層３にはさまれるｐ型ドレイン
層４の表面には低濃度のｎ型バイパス層14が形成され
る。そして、ｐ型ドレイン層４とn+層Ｂの表面は双方に
オーミックコンタクトするドレイン電極12が形成されて
いる。
型BIFET）を示す。11は、高抵抗ｐ型基板であり、この
表面に低濃度のｎ型ベース層２が設けられ、このｎ型ベ
ース層に接してｎ型バッファ層３が設けられている。こ
のｎ型バッファ層３と対向して深いｐ型ベース層５と浅
いｐ型ベース層６が形成されて、これらのｐ型ベース層
5,6内には、ｎ型ソース層７が設けられる。ｎ型ソース
層７と、ｎ型ベース層２にはさまれるｐ型ベース層６の
表面には絶縁膜９を介してゲート電極10が設けられ、ｐ
型ベース層５とｎ型ソース層表面には双方にオーミック
コンタクトするソース電極11が設けられる。又、ｎ型バ
ッファ層３内には、ｐ型ドレイン層４が設けられ、さら
にこのｐ型ドレイン層４内にはn+型層13が設けられ、こ
のn+層13とｎ型バッファ層３にはさまれるｐ型ドレイン
層４の表面には低濃度のｎ型バイパス層14が形成され
る。そして、ｐ型ドレイン層４とn+層Ｂの表面は双方に
オーミックコンタクトするドレイン電極12が形成されて
いる。
この横型BIFETの動作は次の通りである。
ゲート電極に、ソース電極に対し正の電圧を印加する
と、ｎ型ソース層７から電子がｎ型ベース層２に注入さ
れる。この電子はｎ型ベース層２からｎ型バイパス層14
を通って、n+層に流れる。このとき、ｎ型バイパス層の
横方向抵抗に電位差が発生し、この電位差がｐ型ドレイ
ン層４とｎ型バッファ層３からなるpn接合を順バイパス
して、ｐ型ドレイン層からｎ型ベース層２に正孔が注入
して、ｎ型ベース層は、導電変調を受けて、低いオン電
圧のオン状態となる。次に、ゲートの電圧を零又は負に
すると、ソースからの電子の注入は停止し、ｎ型ベース
層を蓄積した電子と正孔はそれぞれ次の様に排出され
る。電子はｎ型バイパス層14を通ってn+型層に、正孔は
ｐ型ベース層を通ってソース電極に排出される。
と、ｎ型ソース層７から電子がｎ型ベース層２に注入さ
れる。この電子はｎ型ベース層２からｎ型バイパス層14
を通って、n+層に流れる。このとき、ｎ型バイパス層の
横方向抵抗に電位差が発生し、この電位差がｐ型ドレイ
ン層４とｎ型バッファ層３からなるpn接合を順バイパス
して、ｐ型ドレイン層からｎ型ベース層２に正孔が注入
して、ｎ型ベース層は、導電変調を受けて、低いオン電
圧のオン状態となる。次に、ゲートの電圧を零又は負に
すると、ソースからの電子の注入は停止し、ｎ型ベース
層を蓄積した電子と正孔はそれぞれ次の様に排出され
る。電子はｎ型バイパス層14を通ってn+型層に、正孔は
ｐ型ベース層を通ってソース電極に排出される。
この様に本発明による素子では、ｐ型ドレイン層のpn
接合を順バイパスする電位差の発生は、ｎ型バイパス層
で起り、この電位差を発生する横方向抵抗の抵抗値はｎ
型バイパス層の不純物濃度でコントロール出来、ｎ型バ
イパス層の幅を広くする必要もない。又ｎ型バッファ層
の影響を受けないので、ｎ型バッファ層の濃度を高くし
ても何ら問題がなく、素子の耐低圧化が図られる。
接合を順バイパスする電位差の発生は、ｎ型バイパス層
で起り、この電位差を発生する横方向抵抗の抵抗値はｎ
型バイパス層の不純物濃度でコントロール出来、ｎ型バ
イパス層の幅を広くする必要もない。又ｎ型バッファ層
の影響を受けないので、ｎ型バッファ層の濃度を高くし
ても何ら問題がなく、素子の耐低圧化が図られる。
第２図は他の実施例で、第１図ではｎ型バイパス層を
ゲート電極とドレイン電極にはさまれる位置に設けた
が、この例ではドレイン電極の外に設けてある。これの
効果は、第１図と同様である。
ゲート電極とドレイン電極にはさまれる位置に設けた
が、この例ではドレイン電極の外に設けてある。これの
効果は、第１図と同様である。
第３図及び第４図は第１図、第２図に示す同構造のｎ
型バイパス層の表面に絶縁膜を介して、第２のゲート電
極を設けたものである。この様な構造にすると、より高
速のターンオフが可能となる。素子をオフする時、第２
ゲート電極に、ドレイン電極に対し、正の電圧を印加す
るとｎ型バイパス層にドナーが、誘起され、ｎ型バイパ
ス層の横方向抵抗が低下し、ｎベースに蓄積した電子の
排出が、高速に行なわれる。これによって高速のターン
オフが出来る。又、この構造では第２ゲートに正の電圧
を印加すると、ｎ型バイパス層の抵抗を低くすることが
出きるので、逆導通の機能を持たせる事もできる。一方
素子をターンオフするときは、第２ゲートに負の電圧を
印加しておくと、ｎ型バイパス層の表面にチャネルが発
生し、ｎ型バイパス層の横方向抵抗はより大きくする事
が出来、よりオン電圧の低い素子が出来る。
型バイパス層の表面に絶縁膜を介して、第２のゲート電
極を設けたものである。この様な構造にすると、より高
速のターンオフが可能となる。素子をオフする時、第２
ゲート電極に、ドレイン電極に対し、正の電圧を印加す
るとｎ型バイパス層にドナーが、誘起され、ｎ型バイパ
ス層の横方向抵抗が低下し、ｎベースに蓄積した電子の
排出が、高速に行なわれる。これによって高速のターン
オフが出来る。又、この構造では第２ゲートに正の電圧
を印加すると、ｎ型バイパス層の抵抗を低くすることが
出きるので、逆導通の機能を持たせる事もできる。一方
素子をターンオフするときは、第２ゲートに負の電圧を
印加しておくと、ｎ型バイパス層の表面にチャネルが発
生し、ｎ型バイパス層の横方向抵抗はより大きくする事
が出来、よりオン電圧の低い素子が出来る。
第５図は基板の裏面に高濃度層17を設けたもの、第６
図は誘電体分離構造のもの（18は、誘電体分離膜、19は
支持基板、20は分離埋込体）、第７図は縦型の場合を示
したものである。
図は誘電体分離構造のもの（18は、誘電体分離膜、19は
支持基板、20は分離埋込体）、第７図は縦型の場合を示
したものである。
なお、本発明は上記した実施例に限られるものではな
く、例えば各部の導電型を逆にしてMOSFETをｐチャネル
にする等、その趣旨を逸脱しない範囲で種々変形して実
施することができる。
く、例えば各部の導電型を逆にしてMOSFETをｐチャネル
にする等、その趣旨を逸脱しない範囲で種々変形して実
施することができる。
以上述べたように本発明によれば、素子面積を大きく
する事なく、高耐圧化が図れるアノードショート構造の
BIFETを提供することができる。
する事なく、高耐圧化が図れるアノードショート構造の
BIFETを提供することができる。
第１図〜第７図は本発明の実施例を示す図、第８図〜第
10図は従来例を説明する為の図である。 1:高抵抗ｐ型基板、2:n型ベース層、 3:n型バッファ層、4:p型ドレイン層、 5,6:p型ベース層、7:n型ソース層、 9:絶縁膜、10:ゲート電極、 11:ソース電極、12:ドレイン電極、 13:n+型層、14:n型バイパス層。
10図は従来例を説明する為の図である。 1:高抵抗ｐ型基板、2:n型ベース層、 3:n型バッファ層、4:p型ドレイン層、 5,6:p型ベース層、7:n型ソース層、 9:絶縁膜、10:ゲート電極、 11:ソース電極、12:ドレイン電極、 13:n+型層、14:n型バイパス層。
Claims (2)
- 【請求項１】第１導電型の半導体基板の一表面に選択的
に設けられた第２導電型の高濃度のバッファ層と、この
バッファ層と接して周囲に広がる第２導電型の低濃度層
と、バッファ層内に設けられた第１導電型のドレイン層
と、前記バッファ層と一定間隔をもって設けられた第１
導電型のベース層と、このベース層内に設けられた、第
２導電型のソース層と、このソース層と前記低濃度層に
はさまれ、露出するベース層の表面に絶縁膜を介して設
けられるゲート電極と、ソース層とベース層双方にオー
ミックコンタクトするソース電極と、ドレイン層にオー
ミックコンタクトするドレイン電極を備えた導電変調型
MOSFETにおいて、前記ドレイン層内に第２導電型の高濃
度層を設け、さらにこの高濃度層とバッファ層にはさま
れるドレイン層の表面に、第２導電型の低濃度のバイパ
ス層を設け、前記高濃度層とドレイン層の双方にオーミ
ックコンタクトする様にドレイン電極を設けた事を特徴
とするアノードショート型導電変調MOSFET。 - 【請求項２】前記バイパス層の表面には絶縁膜を介して
第２のゲート電極を設けた事を特徴とする特許請求の範
囲第１項記載のアノードショート型導電変調MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6356788A JP2601862B2 (ja) | 1988-03-18 | 1988-03-18 | アノードショート型導電変調ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6356788A JP2601862B2 (ja) | 1988-03-18 | 1988-03-18 | アノードショート型導電変調ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238062A JPH01238062A (ja) | 1989-09-22 |
| JP2601862B2 true JP2601862B2 (ja) | 1997-04-16 |
Family
ID=13232949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6356788A Expired - Fee Related JP2601862B2 (ja) | 1988-03-18 | 1988-03-18 | アノードショート型導電変調ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601862B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155562A (en) * | 1990-02-14 | 1992-10-13 | Fuji Electric Co., Ltd. | Semiconductor device equipped with a conductivity modulation misfet |
| US5858845A (en) * | 1994-09-27 | 1999-01-12 | Micron Technology, Inc. | Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant |
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
| JP2682428B2 (ja) * | 1993-12-29 | 1997-11-26 | 日本電気株式会社 | 導電変調型電界効果トランジスタ |
| EP0789401A3 (en) * | 1995-08-25 | 1998-09-16 | Matsushita Electric Industrial Co., Ltd. | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
| US6894349B2 (en) | 2001-06-08 | 2005-05-17 | Intersil Americas Inc. | Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide |
-
1988
- 1988-03-18 JP JP6356788A patent/JP2601862B2/ja not_active Expired - Fee Related
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| JPH01238062A (ja) | 1989-09-22 |
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