JPH05175435A

JPH05175435A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JPH05175435A
Application number: JP34417991A
Authority: JP
Inventors: Tetsuo Yoshimura; 鉄夫吉村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-26
Filing date: 1991-12-26
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】半導体装置の製造方法及び半導体装置に関
し，バイポーラＣＭＯＳのバイポーラトランジスタの高
速化，面積縮小化を目的とする。【構成】バイポーラトランジスタ領域のベース領域に
反対導電型ベース８を形成し，全面にゲート絶縁膜10を
形成した後その上に第１の導電膜を堆積し, それをパタ
ーニングしてバイポーラトランジスタ領域にエミッタ引
出し電極16形成しかつＭＯＳトランジスタ領域にゲート
電極15を形成し, バイポーラトランジスタ領域のゲート
絶縁膜10を除去しかつＭＯＳトランジスタ領域を絶縁膜
19で覆った後，全面に一導電型不純物を含む第２の導電
膜22を形成し，それを異方的にエッチングしてエミッタ
引出し電極16側面上及びゲート電極15側面の絶縁膜19上
に導電膜側壁24を形成し, エミッタ引出し電極16側面の
導電膜側壁24から一導電型不純物をベース８に拡散させ
てエミッタ30を形成するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法及
び半導体装置に係り，特に，バイポーラＣＭＯＳの製造
方法及びバイポーラＣＭＯＳに関する。

【０００２】近年のＬＳＩｃの高速化，高密度化の要求
はバイポーラＣＭＯＳＬＳＩｃにおいても高まってき
ている。バイポーラＣＭＯＳＬＳＩｃにおける高速
化，高密度化実現のためには，駆動能力が高く素子面積
の大きなバイポーラトランジスタの部分の面積を縮小す
る必要がある。

【０００３】

【従来の技術】図６(a), (b)はバイポーラＣＭＯＳの従
来例を示す平面図とＡ−Ａ断面図である。図中，１はｐ
型Ｓｉ基板，２はｎ⁺型埋込み層，３はｐ⁺型埋込み
層，４はエピタキシャル層，５はｎウエル，６はｐウエ
ル，７はフィールド絶縁膜，８は内部ベース，９はチャ
ネルストッパ層，10はゲート絶縁膜, 11はコレクタコン
タクト, 15はゲート電極, 20, 21は低不純物濃度領域,
25, 26はソース・ドレイン, 27は絶縁膜, 28は外部ベー
ス, 30はエミッタ, 31はコレクタ電極配線, 32はベース
電極配線, 33, 34はソース・ドレイン電極配線, 41は絶
縁膜側壁, 42はエミッタ電極, 43はエミッタ電極配線を
表す。

【０００４】このバイポーラＣＭＯＳにおけるバイポー
ラトランジスタの高速化と面積縮小化を図るためには，
エミッタ30の周りの寄生容量や寄生抵抗を削減する必要
がある。そのためには，エミッタ30からベース電極配線
32までの外部ベース領域（図中ｂで示す）の距離を縮小
することが有効であるため，フォトリソグラフィー技術
の限界まで縮小が図られてきた。

【０００５】ところが，従来構造においては，電極配線
の面積がトランジスタの大部分を占めているため，特に
エミッタ電極配線43とベース電極配線32の距離（図中ａ
で示す）を狭めることは非常に困難になっていた。

【０００６】このことは，エミッタからベース電極まで
の外部ベース領域の縮小化を妨げ，結果としてバイポー
ラＣＭＯＳＩＣｓの高速化と高密度化を阻害してい
た。

【０００７】

【発明が解決しようとする課題】本発明は上記の問題に
鑑み，バイポーラＣＭＯＳの製造工程を複雑にすること
なしに，バイポーラＣＭＯＳの高速化と高密度化を実現
できる製造方法及びそれによって実現する半導体装置を
提供することを目的とする。

【０００８】

【課題を解決するための手段】図１(a), (b)は第１の実
施例を示す平面図と断面図，図２(a), (b)は第２の実施
例を示す平面図と断面図，図３(a) 〜(c) は実施例を示
す工程順断面図（その１），図４(d) 〜(f) は実施例を
示す工程順断面図（その２）である。

【０００９】上記課題は，バイポーラトランジスタとＭ
ＯＳトランジスタを含む半導体装置の製造において，表
面が一導電型のコレクタ５となる半導体基体にフィール
ド絶縁膜７を形成してバイポーラトランジスタ領域とＭ
ＯＳトランジスタ領域を区画する工程と，該バイポーラ
トランジスタ領域のベース領域に反対導電型のベース８
を形成する工程と，全面にゲート絶縁膜10を形成した後
その上に第１の導電膜12, 13を堆積し, 該第１の導電膜
12, 13をパターニングして該バイポーラトランジスタ領
域にエミッタ引出し電極16及び該ＭＯＳトランジスタ領
域にゲート電極15を形成する工程と，該バイポーラトラ
ンジスタ領域の該ゲート絶縁膜10を除去しかつ該ＭＯＳ
トランジスタ領域を絶縁膜19で覆う工程と, 全面に一導
電型不純物を含む第２の導電膜22を形成した後それを異
方的にエッチングして該エミッタ引出し電極16側面上及
び該ゲート電極15側面の絶縁膜19上に導電膜側壁24を形
成する工程と, 該エミッタ引出し電極16側面の導電膜側
壁24から一導電型不純物を該ベース８に拡散させてエミ
ッタ30を形成する工程とを有する半導体装置の製造方法
によって解決される。

【００１０】また，前記の工程に加えて，全面に絶縁膜
27を形成した後，該バイポーラトランジスタのベース領
域に開孔29を形成し，該開孔29から反対導電型の不純物
を該ベース８に導入して，外部ベース28を形成する工程
を有する半導体装置の製造方法によって解決される。

【００１１】また，前記開孔29を該エミッタ引出し電極
16の両側に形成する半導体装置の製造方法によって解決
される。また，バイポーラトランジスタとＭＯＳトラン
ジスタを含む半導体装置であって，該バイポーラトラン
ジスタは，半導体基体の厚さ方向に順に配置されたコレ
クタ５及びベース８と, 該ベース８上に絶縁膜10を介し
て配置されたエミッタ引出し電極16と, 該エミッタ引出
し電極16側面に形成された導電膜側壁24と, 該ベース８
内に形成され，該導電膜側壁24に接続するエミッタ30と
を有し，該ＭＯＳトランジスタは，半導体基体上にゲー
ト絶縁膜10を介して配置されたゲート電極15と，該ゲー
ト電極15側面に絶縁膜を介して形成された導電膜側壁24
とを有する半導体装置によって解決される。

【００１２】また，バイポーラトランジスタとＭＯＳト
ランジスタを含む半導体装置であって，該バイポーラト
ランジスタは，半導体基体の厚さ方向に順に配置された
コレクタ５及びベース８と, 該ベース８上に絶縁膜10を
介して配置されたエミッタ引出し電極16と, 該エミッタ
引出し電極16側面に形成された導電膜側壁24と, 該ベー
ス８内に形成され，該導電膜側壁24に接続するエミッタ
30と，ベース領域周辺の該フィールド絶縁膜７下に形成
され，該コレクタ５と反対の導電型のチャネルストッパ
層９とを有し，該ＭＯＳトランジスタは，半導体基体上
にゲート絶縁膜10を介して配置されたゲート電極15と，
該ゲート電極15側面に絶縁膜を介して形成された導電膜
側壁24とを有する半導体装置によって解決される。

【００１３】また，前記ＭＯＳトランジスタは相補型Ｍ
ＯＳトランジスタであり，前記バイポーラトランジスタ
はｎｐｎ型トランジスタである半導体装置によって解決
される。

【００１４】

【作用】本発明ではバイポーラトランジスタとＭＯＳト
ランジスタは部分的に同じ構造を有している。即ち，Ｍ
ＯＳトランジスタのゲート電極15に当たる部分をバイポ
ーラトランジスタのエミッタ引出し電極16にし，エミッ
タ引出し電極16側面に形成された導電膜側壁24とゲート
電極15側面に絶縁膜を介して形成された導電膜側壁24を
有している。

【００１５】エミッタ引出し電極16側面に形成された導
電膜側壁24から一導電型不純物をベース８に拡散させて
エミッタ30を形成することができる。また，ゲート電極
15側面に絶縁膜を介して形成された導電膜側壁24はＬＤ
Ｄ構造のソース・ドレインの形成を可能とする。

【００１６】また，エミッタ引出し電極16はゲート電極
15と同一の工程で形成することができ，さらにエミッタ
引出し電極16側面上に形成する導電膜側壁24とゲート電
極15側面の絶縁膜19上に形成する導電膜側壁24も同一工
程で形成できるから，工程が複雑になることがない。

【００１７】また，全面に絶縁膜27を形成した後，バイ
ポーラトランジスタのベース領域に開孔29を形成し，開
孔29から反対導電型の不純物をベース８に導入して，外
部ベース28を形成する。開孔29は後で埋め込んでベース
電極を形成するが，エミッタとベース電極の距離はベー
ス電極がエミッタ引出し電極16の導電膜側壁24と接触し
ない限り狭めることが可能であるから，エミッタからベ
ース電極までの距離を従来に比べて大幅に縮小すること
ができる。

【００１８】また，開孔29から不純物を導入することに
より，外部ベース28をベース電極と自己整合的に形成す
ることができる。また，開孔29をエミッタ引出し電極16
の両側に形成することにより，開孔29を埋め込んで形成
するベース電極につづくベース抵抗を低減することがで
きる。

【００１９】また，ベース領域周辺のフィールド絶縁膜
７下にコレクタ５と反対導電型のチャネルストッパ層９
を形成することにより，バイポーラトランジスタのコレ
クタ−エミッタ間の短絡及びリークを防止することがで
きる。

【００２０】

【実施例】図１(a), (b)は第１の実施例を示す平面図と
Ａ−Ａ断面図で，１はｐ型Ｓｉ基板，２はｎ⁺型埋込み
層，３はｐ⁺型埋込み層，４はエピタキシャル層，５は
ｎウエル，６はｐウエル，７はフィールド絶縁膜，８は
内部ベース，９はチャネルストッパ層，10はゲート絶縁
膜, 11はコレクタコンタクト, 15はゲート電極, 16はエ
ミッタ引出し電極, 20, 21は低不純物濃度領域, 24は導
電膜側壁, 25, 26はソース・ドレイン, 27は絶縁膜, 28
は外部ベース, 30はエミッタ, 31はコレクタ電極配線,
32はベース電極配線, 33, 34はソース・ドレイン配線を
表す。

【００２１】これはｎｐｎトランジスタと相補型ＭＯＳ
トランジスタからなる半導体装置であって，ｎｐｎトラ
ンジスタは，半導体基体の厚さ方向に順に配置されたコ
レクタ５，内部ベース８，エミッタ30と, 内部ベース８
上に絶縁膜10を介して配置されたエミッタ引出し電極16
と, エミッタ引出し電極16側面に形成された導電膜側壁
24と, 内部ベース８内に形成され，導電膜側壁24に接続
するエミッタ30とを有し，相補型ＭＯＳトランジスタ
は，半導体基体上にゲート絶縁膜10を介して配置された
ゲート電極15と，該ゲート電極15側面に絶縁膜を介して
形成された導電膜側壁24とを有している。

【００２２】エミッタ引出し電極16のコンタクト窓は図
示されていないが，例えばエミッタ引出し電極16をフィ
ールド絶縁膜上まで引き出してそこにコンタクト窓を形
成することができる。したがって，絶縁膜27上でのエミ
ッタ電極配線とベース電極配線の短絡は考慮する必要は
なく, ベース電極配線のコンタクト窓が導電膜側壁24に
接触しない限りベース領域の幅を狭めることができる。

【００２３】エミッタ引出し電極16はゲート電極15は同
一工程で形成することができる。また，エミッタ引出し
電極16側面上の導電膜側壁24とゲート電極15と絶縁膜を
介して形成される導電膜側壁24も同一工程で形成するこ
とができる。

【００２４】図２(a), (b)は第２の実施例を示す平面図
とＡ−Ａ断面図であり，符号は図１と共通である。第２
の実施例はベース電極のコンタクト窓をエミッタ引出し
電極16の片側に形成した例である。

【００２５】第２の実施例は第１の実施例に比べてベー
ス領域の幅をさらに狭めることができる利点がある。こ
れに対して，第１の実施例は第２の実施例に比べて，ベ
ース抵抗が半減するという利点がある。

【００２６】図３(a) 〜(c) は実施例を示す工程順断面
図（その１），図４(d) 〜(f) は実施例を示す工程順断
面図（その２）で，前述の第１の実施例（図１）の構造
を実現する工程を示すものである。以下，これらの図を
参照しながら実施例の工程について説明する。

【００２７】図３(a) 参照例えば，ｐ型で比抵抗が１０Ωcm，結晶方位（１００）
のＳｉ基板１にｎ⁺型埋込み層２，ｐ⁺型埋込み層３を
形成する。ｎ⁺型埋込み層２のシート抵抗は例えば２５
Ω／□，ｐ⁺型埋込み層３のシート抵抗は例えば３５Ω
／□である。

【００２８】次に，全面にｎ^-型のエピタキシャル層４
を例えば１μｍの厚さに成長させた後，マスクを用いて
不純物をイオン注入し，ｎ⁺型埋込み層２上のエピタキ
シャル層４にｎウエル５，ｐ⁺型埋込み層３上のエピタ
キシャル層４にｐウエル６を形成する。ｎウエル５のド
ーズ量は例えば１×１０¹³cm^-2，ｐウエル６のドーズ量
は例えば１×１０¹³cm^-2である。

【００２９】次に，エピタキシャル層４の表面に，例え
ばＬＯＣＯＳ法により，厚さが例えば 0.6μｍのＳｉＯ
₂膜のフィールド絶縁膜７を形成し，素子分離を行う。
この時，フィールド絶縁膜７の下のｐウエル６及びバイ
ポーラトランジスタのベース領域８の外周のフィールド
絶縁膜下のｎウエル５にフィールド絶縁膜７を形成する
のと同時工程でｐ型チャネルストッパ層９を形成する。
バイポーラトランジスタのベース領域８の外周のフィー
ルド絶縁膜下のｐ型チャネルストッパ層９は，コレクタ
−エミッタ間の短絡及びリークを防止するために設け
る。

【００３０】フィールド絶縁膜７に囲まれた素子領域
に，例えば厚さ 200ÅのＳｉＯ₂のゲート絶縁膜10を形
成した後, バイポーラトランジスタのコレクタ電極領域
にコンタクト抵抗を下げるため，例えばりん（Ｐ）を加
速エネルギー７０keV,ドーズ量５×１０¹⁵cm^-2でイオン
注入し，コレクタコンタクト11を形成する。

【００３１】さらに，ベース領域に例えばホウ素（Ｂ）
を加速エネルギー１０keV,ドーズ量３×１０¹³cm^-2でイ
オン注入し，内部ベース８を形成する。図３(b) 参照全面にＣＶＤ法により厚さ1250ÅのポリＳｉ膜12, 厚さ
1250Åの例えばタングステンシリサイド膜13を順次成長
する。タングステンシリサイドに替えて，モリブデンシ
リサイド，チタンシリサイド等の高融点金属シリサイド
または高融点金属を使用することもできる。また，ポリ
Ｓｉ膜だけの形成でもよいが，その場合は膜厚を2500Å
とする。

【００３２】次に, ポリＳｉ膜12, タングステンシリサ
イド膜13の抵抗を下げるため，全面に，例えばりん
（Ｐ）を加速エネルギー５０keV, ドーズ量７×１０¹⁵
cm^-2でイオン注入する。ポリＳｉ膜だけの場合は，加速
エネルギー４０keV, ドーズ量７×１０¹⁵cm^-2でイオン
注入する。次に，全面に例えばＣＶＤ法により厚さが例
えば 300ÅのＳｉＯ₂膜14を成長する。

【００３３】図３(c) 参照ゲート絶縁膜10, ポリＳｉ膜12，タングステンシリサイ
ド膜13，ＳｉＯ₂膜14を，例えばＲＩＥ法のような異方
性エッチングによりパターニングし，ゲート電極15及び
エミッタ引き出し電極16を形成する。

【００３４】次に，全面に例えばＣＶＤ法により厚さ 5
00Åのシリコン窒化膜17を成長し，内部ベース８及びエ
ミッタ引出し電極16の部分を除いた領域のシリコン窒化
膜を例えばＲＩＥ法により除去する。次に，シリコン窒
化膜17で覆われていない素子領域であるコレクタ電極領
域，ソース・ドレイン領域18，及びゲート電極15の側面
に，熱酸化により例えば 800℃で厚さ 200Åの酸化膜19
を形成する。

【００３５】次に，ｎウエル５のソース・ドレイン領域
18に例えばホウ素（Ｂ）を加速エネルギー１５keV, ド
ーズ量１×１０¹³cm^-2でイオン注入し，低濃度不純物領
域20を形成する。同様に，ｐウエル５のソース・ドレイ
ン領域18に例えばりん（Ｐ）を加速エネルギー５０keV,
ドーズ量１×１０¹³cm^-2でイオン注入し，低濃度不純
物領域21を形成する。

【００３６】図４(d) 参照シリコン窒化膜17を煮沸リン酸液で除去した後，ＣＶＤ
法により全面に厚さが1500ÅのポリＳｉ膜22を成長させ
る。次に，全面に例えばヒ素（Ａｓ）を加速エネルギー
４０keV, ドーズ量１×１０¹⁶cm^-2でイオン注入する。

【００３７】図４(e) 参照ポリＳｉ膜22を例えばＲＩＥ法による異方性エッチング
を行うことにより，ゲート電極15及びエミッタ引出し電
極16の側面に導電膜側壁24を形成する。

【００３８】次に，ｎウエル５のソース・ドレイン領域
18に導電膜側壁24をマスクにして例えばホウ素（Ｂ）を
加速エネルギー１５keV, ドーズ量１×１０¹⁵cm^-2でイ
オン注入し，ソース・ドレイン25を形成する。同様に，
導電膜側壁24をマスクにしてｐウエル５のソース・ドレ
イン領域18に，例えばヒ素（Ａｓ）を加速エネルギー７
０keV, ドーズ量４×１０¹⁵cm^-2でイオン注入し，ソー
ス・ドレイン26を形成する。

【００３９】全面にパッシベーション用のＳｉＯ₂膜27
を例えばＣＶＤ法により3000Åの厚さに成長させる。外
部ベース28形成のために，ＳｉＯ₂膜27に開孔29を形成
する。次いで，開孔29から例えばホウ素（Ｂ）を加速エ
ネルギー３０keV,ドーズ量３×１０¹⁵cm^-2でイオン注入
し，外部ベース28を形成する。

【００４０】次に，短時間の加熱法，例えばラピッドサ
ーマルアニール（ＲＴＡ）により，1050℃, ３０秒のア
ニールを行うことにより導電膜側壁24からヒ素を内部ベ
ース８に拡散させ, エミッタ３０を形成する。この時,
ＭＯＳトランジスタの導電膜側壁24からは，ヒ素は酸化
膜19にブロックされてソース・ドレイン25, 26に拡散し
ない。

【００４１】図４(f) 参照ＳｉＯ₂膜27にコレクタコンタクト11，エミッタ引出し
電極16，ゲート電極15，ソース・ドレイン25, 26を露出
するコンタクト窓を形成する。エミッタ引出し電極16及
びゲート電極15のコンタクト窓は図４(f) に示されてい
ない場所に形成される。

【００４２】全面に導電膜として例えばアルミニウム膜
をスパッタ法で形成し，このアルミニウム膜をパターニ
ングしてコレクタ電極配線31, ベース電極配線32, ソー
ス・ドレイン電極配線33, 34を形成する。

【００４３】本実施例ではエミッタ引出し電極16の両側
にベース電極を設けている。これはベース電極を片側に
設けるよりもベース抵抗を低減する上で有利である。し
かもベース電極配線はエミッタ引出し電極16を覆うよう
な形状に形成すれば，バイポーラトランジスタの面積を
拡大させずに済む。

【００４４】このようにして，ｎｐｎ型トランジスタと
相補型ＭＯＳトランジスタを有する半導体装置が形成で
きた。図５(cc), (dd)は実施例の工程の別法を示す工程
順断面図である。

【００４５】図５(cc)参照図３(a), (b)の工程を行った後，ゲート絶縁膜10, ポリ
Ｓｉ膜12，タングステンシリサイド膜13，ＳｉＯ₂膜14
を，例えばＲＩＥ法のような異方性エッチングによりパ
ターニングし，ゲート電極15及びエミッタ引き出し電極
16を形成する。

【００４６】次に，全面に例えばＣＶＤ法により厚さ 3
00ÅのＳｉＯ₂膜23を成長させ，内部ベース８及びエミ
ッタ引出し電極16の部分だけＳｉＯ₂膜23を例えばフッ
酸水溶液による等方性エッチングにより除去する。

【００４７】次に，ｎウエル５のソース・ドレイン領域
18に例えばホウ素（Ｂ）を加速エネルギー１５keV, ド
ーズ量１×１０¹³cm^-2でイオン注入し，低濃度不純物領
域20を形成する。同様に，ｐウエル５のソース・ドレイ
ン領域18に例えばりん（Ｐ）を加速エネルギー５０keV,
ドーズ量１×１０¹³cm^-2でイオン注入し，低濃度不純
物領域21を形成する。

【００４８】図５(dd)参照ＣＶＤ法により全面に厚さが1500ÅのポリＳｉ膜22を成
長させる。次に，全面に例えばヒ素（Ａｓ）を加速エネ
ルギー４０keV, ドーズ量１×１０¹⁶cm^-2でイオン注入
する。

【００４９】つづいて，図４(e), (f)の工程を行い，ｎ
ｐｎ型トランジスタと相補型ＭＯＳトランジスタを有す
る半導体装置を形成する。

【００５０】

【発明の効果】以上説明したように，本発明によれば，
エミッタとベース電極の距離はベース電極のコンタクト
窓（開孔29）とエミッタ引き出し電極の導電膜側壁24が
接触しない限り狭めることが可能であるから，エミッタ
からベース電極までの距離を従来に比べて大幅に縮小す
ることができる。それゆえ，バイポーラトランジスタの
高速化，面積縮小化が可能となり，バイポーラＣＭＯＳ
ＬＳＩｃの性能向上に大きく寄与する。

【００５１】また，エミッタ引出し電極16はゲート電極
15と同一の工程で形成することができ，さらにエミッタ
引出し電極16側面上に形成する導電膜側壁24とゲート電
極15側面の絶縁膜上に形成する導電膜側壁24も同一工程
で形成できるから，工程が複雑になることがない。

【００５２】また，ベース領域周辺のフィールド絶縁膜
７下のチャネルストッパ層９が形成されているので，バ
イポーラトランジスタのコレクタ−エミッタ間の短絡及
びリークを防止することができ，しかも，このチャネル
ストッパ層９は相補型ＭＯＳトランジスタのチャネルス
トッパ層９と同時に形成することができるから，工程の
増加することもない。

【図面の簡単な説明】

【図１】(a), (b)は第１の実施例を示す平面図と断面図
である。

【図２】(a), (b)は第２の実施例を示す平面図と断面図
である。

【図３】(a) 〜(c) は実施例を示す工程順断面図（その
１）である。

【図４】(d) 〜(f) は実施例を示す工程順断面図（その
２）である。

【図５】(cc), (dd)は実施例の別法を示す工程順断面図
である。

【図６】(a), (b)は従来例を示す平面図と断面図であ
る。

【符号の説明】

１は半導体基板でありＳｉ基板であってｐ型Ｓｉ基板２は埋め込み層であってｎ⁺型埋め込み層３は埋め込み層であってｐ⁺型埋め込み層４はエピタキシャル層であってｎ^-型エピタキシャル層５はｎウエル６はｐウエル７はフィールド絶縁膜８はベースであって内部ベース９はチャネルストッパ層 10は絶縁膜であってゲート絶縁膜 11はコレクタコンタクト 12は導電膜であってポリＳｉ膜 13は導電膜であってシリサイド膜 14は絶縁膜であってＳｉＯ₂膜 15はゲート電極 16はエミッタ引出し電極 17はシリコン窒化膜 18はソース・ドレイン領域 19は絶縁膜であって酸化膜 20, 21は低不純物濃度領域 22は導電膜であってポリＳｉ膜 23は絶縁膜であって酸化膜 24は導電膜側壁 25, 26はソース・ドレイン 27は絶縁膜であってＳｉＯ₂膜 28はベースであって外部ベース 29は開孔であってベース電極窓 30はエミッタ 31は電極配線であってコレクタ電極配線 32は電極配線であってベース電極配線 33, 34は電極配線であってソース・ドレイン電極配線 41は絶縁膜側壁 42はエミッタ電極 43は電極配線であってエミッタ電極配線

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタとＭＯＳトラン
ジスタを含む半導体装置の製造において，表面が一導電型のコレクタ(5) となる半導体基体にフィ
ールド絶縁膜(7) を形成してバイポーラトランジスタ領
域とＭＯＳトランジスタ領域を区画する工程と，該バイ
ポーラトランジスタ領域のベース領域に反対導電型のベ
ース(8) を形成する工程と，全面にゲート絶縁膜(10)を形成した後その上に第１の導
電膜(12, 13)を堆積し, 該第１の導電膜(12, 13)をパタ
ーニングして該バイポーラトランジスタ領域にエミッタ
引出し電極(16)及び該ＭＯＳトランジスタ領域にゲート
電極(15)を形成する工程と，該バイポーラトランジスタ領域の該ゲート絶縁膜(10)を
除去しかつ該ＭＯＳトランジスタ領域を絶縁膜(19)で覆
う工程と, 全面に一導電型不純物を含む第２の導電膜(22)を形成し
た後それを異方的にエッチングして該エミッタ引出し電
極(16)側面上及び該ゲート電極(15)側面の絶縁膜(19)上
に導電膜側壁(24)を形成する工程と, 該エミッタ引出し電極(16)側面の導電膜側壁(24)から一
導電型不純物を該ベース(8) に拡散させてエミッタ(30)
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
【請求項２】請求項１記載の工程に加えて，全面に絶縁膜(27)を形成した後，該絶縁膜(27)のベース
領域に開孔(29)を形成し，該開孔(29)から反対導電型の
不純物を前記ベース(8) に導入して，外部ベース(28)を
形成する工程を有することを特徴とする半導体装置の製
造方法。
【請求項３】該開孔(29)を前記エミッタ引出し電極(1
6)の両側に形成することを特徴とする請求項２記載の半
導体装置の製造方法。
【請求項４】バイポーラトランジスタとＭＯＳトラン
ジスタを含む半導体装置であって，該バイポーラトラン
ジスタは，半導体基体の厚さ方向に順に配置されたコレクタ(5) 及
びベース(8) と, 該ベース(8) 上に絶縁膜(10)を介して配置されたエミッ
タ引出し電極(16)と, 該エミッタ引出し電極(16)側面に形成された導電膜側壁
(24)と, 該ベース(8) 内に形成され，該導電膜側壁(24)に接続す
るエミッタ(30)とを有し，該ＭＯＳトランジスタは，半導体基体上にゲート絶縁膜(10)を介して配置されたゲ
ート電極(15)と，該ゲート電極(15)側面に絶縁膜を介して形成された導電
膜側壁(24)とを有することを特徴とする半導体装置。
【請求項５】バイポーラトランジスタとＭＯＳトラン
ジスタを含む半導体装置であって，該バイポーラトラン
ジスタは，半導体基体の厚さ方向に順に配置されたコレクタ(5) 及
びベース(8) と, 該ベース(8) 上に絶縁膜(10)を介して配置されたエミッ
タ引出し電極(16)と, 該エミッタ引出し電極(16)側面に形成された導電膜側壁
(24)と, 該ベース(8) 内に形成され，該導電膜側壁(24)に接続す
るエミッタ(30)と，ベース領域周辺の該フィールド絶縁膜(7) 下に形成さ
れ，該コレクタ(5) と反対の導電型のチャネルストッパ
層(9) とを有し，該ＭＯＳトランジスタは，半導体基体上にゲート絶縁膜(10)を介して配置されたゲ
ート電極(15)と，該ゲート電極(15)側面に絶縁膜を介して形成された導電
膜側壁(24)とを有することを特徴とする半導体装置。
【請求項６】前記ＭＯＳトランジスタは相補型ＭＯＳ
トランジスタであり，前記バイポーラトランジスタはｎ
ｐｎ型トランジスタであることを特徴とする請求項５記
載の半導体装置。