JP3078594B2 - 画像記憶装置 - Google Patents
画像記憶装置Info
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- JP3078594B2 JP3078594B2 JP03105460A JP10546091A JP3078594B2 JP 3078594 B2 JP3078594 B2 JP 3078594B2 JP 03105460 A JP03105460 A JP 03105460A JP 10546091 A JP10546091 A JP 10546091A JP 3078594 B2 JP3078594 B2 JP 3078594B2
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、記憶素子に対し同時に
画像データの書込み及び読出しを可能ならしめる画像記
憶装置に関する。
画像データの書込み及び読出しを可能ならしめる画像記
憶装置に関する。
【０００２】
【従来の技術】例えば医用画像等の画像データを記憶す
る画像メモリとして１つのデータ入出力ポートを有する
ものが用いられている。しかしこの場合に用いられてい
る従来の画像メモリは、画像データの書込み（ライト）
及び読出し（リード）を行うためにデータを入出力する
データ入出力ポートを１つしか有していないので、２つ
の画像例えば第１の画像（＃１とする）を書込むと同時
に、第２の画像（＃２とする）を読出しすることが不可
能である。このため２つの画像メモリを用いることによ
り、１つを書込み用に他を読出し用に専念させることで
この欠点は解決できるようになるが、ハードウェア規模
が大きくなるのが避けられない。
る画像メモリとして１つのデータ入出力ポートを有する
ものが用いられている。しかしこの場合に用いられてい
る従来の画像メモリは、画像データの書込み（ライト）
及び読出し（リード）を行うためにデータを入出力する
データ入出力ポートを１つしか有していないので、２つ
の画像例えば第１の画像（＃１とする）を書込むと同時
に、第２の画像（＃２とする）を読出しすることが不可
能である。このため２つの画像メモリを用いることによ
り、１つを書込み用に他を読出し用に専念させることで
この欠点は解決できるようになるが、ハードウェア規模
が大きくなるのが避けられない。
【０００３】それ故、２つの画像メモリを組合わせて１
つのユニット化することによりハードウェア規模の増大
を避けることができる。しかし、現在ではこのような大
容量メモリは容易に実現できるので、２つの画像を同時
にメモリ素子に書込むことは容易に行われている。従っ
て単に複数の画像メモリを組合わせてユニット化するだ
けでは、依然として前記のように書込み及び読出しの同
時動作を行わせることは不可能である。特に最近では＃
１と＃２の画像を同時に読出し、両者を加算する演算
（画像間演算）を行いながらこの加算画像（第３の画
像，＃３）をオンザフライで書込むようなアクセス技術
が要求されているが、従来のように画像をシーケンシャ
ルにアクセスするアドレス方式では実現が不可能であ
る。
つのユニット化することによりハードウェア規模の増大
を避けることができる。しかし、現在ではこのような大
容量メモリは容易に実現できるので、２つの画像を同時
にメモリ素子に書込むことは容易に行われている。従っ
て単に複数の画像メモリを組合わせてユニット化するだ
けでは、依然として前記のように書込み及び読出しの同
時動作を行わせることは不可能である。特に最近では＃
１と＃２の画像を同時に読出し、両者を加算する演算
（画像間演算）を行いながらこの加算画像（第３の画
像，＃３）をオンザフライで書込むようなアクセス技術
が要求されているが、従来のように画像をシーケンシャ
ルにアクセスするアドレス方式では実現が不可能であ
る。
【０００４】このため以上のような欠点を避けるため
に、例えばＣＰＵ（中央演算処理装置）の制御動作を利
用して先ず＃１の画像の１画素を読出し、次に＃２の画
像の１画素を読出し、続いて演算した＃３の画像の１画
素を書込むというように、タイムシュアによって１つの
データ入出力ポートを用いて書込み及び読出しの同時動
作を実施する方式が提供されている。しかしこのように
１つのデータ入出力ポートを用いたタイムシュア方式で
は、前記例の場合（＃１の画像の読出し）＋（＃２の画
像の読出し）＋（＃３の画像への書込み）のように３つ
のサイクルを必要とするので、１つの演算サイクルが多
くなって処理が複雑になる。
に、例えばＣＰＵ（中央演算処理装置）の制御動作を利
用して先ず＃１の画像の１画素を読出し、次に＃２の画
像の１画素を読出し、続いて演算した＃３の画像の１画
素を書込むというように、タイムシュアによって１つの
データ入出力ポートを用いて書込み及び読出しの同時動
作を実施する方式が提供されている。しかしこのように
１つのデータ入出力ポートを用いたタイムシュア方式で
は、前記例の場合（＃１の画像の読出し）＋（＃２の画
像の読出し）＋（＃３の画像への書込み）のように３つ
のサイクルを必要とするので、１つの演算サイクルが多
くなって処理が複雑になる。
【０００５】
【発明が解決しようとする課題】このように従来の画像
メモリではいずれにおいても、複雑な処理を要すること
なく画像データの書込み及び読出しの同時動作を行うこ
とが不可能であるという問題がある。
メモリではいずれにおいても、複雑な処理を要すること
なく画像データの書込み及び読出しの同時動作を行うこ
とが不可能であるという問題がある。
【０００６】本発明は以上のような問題に対処してなさ
れたもので、複雑な処理を要することなく画像データの
書込み及び読出しの同時動作を行うことが可能な画像記
憶装置を提供することを目的とするものである。 ［発明の構成］
れたもので、複雑な処理を要することなく画像データの
書込み及び読出しの同時動作を行うことが可能な画像記
憶装置を提供することを目的とするものである。 ［発明の構成］
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、記憶素子に対し同時に画像データの書込み
及び読出しを可能ならしめる画像記憶装置において、記
憶素子に画像データの入出力を行う複数のデータ入出力
ポートと、各データ入出力ポートに各々設けられて各デ
ータの位相を揃えるように各々のシフト段数が制御可能
な複数のシフトレジスタと、記憶素子の書込み又は読出
しのサイクルを制御するサイクル選択信号を発生するタ
イミングコントローラと、書込み又は読出しのタイミン
グを切換える信号を記憶素子に送るリードライトコント
ローラと、複数のデータ入出力ポートに入出力する複数
の画像データのアドレスを前記サイクル選択信号に基い
て切換える信号を記憶素子に送るアドレスコントローラ
とを備えたことを特徴とするものである。
に本発明は、記憶素子に対し同時に画像データの書込み
及び読出しを可能ならしめる画像記憶装置において、記
憶素子に画像データの入出力を行う複数のデータ入出力
ポートと、各データ入出力ポートに各々設けられて各デ
ータの位相を揃えるように各々のシフト段数が制御可能
な複数のシフトレジスタと、記憶素子の書込み又は読出
しのサイクルを制御するサイクル選択信号を発生するタ
イミングコントローラと、書込み又は読出しのタイミン
グを切換える信号を記憶素子に送るリードライトコント
ローラと、複数のデータ入出力ポートに入出力する複数
の画像データのアドレスを前記サイクル選択信号に基い
て切換える信号を記憶素子に送るアドレスコントローラ
とを備えたことを特徴とするものである。
【０００８】
【作用】複数のデータ入出力ポートを介して記憶素子に
書込み又は読出しされる画像データを任意に指定した上
で、タイミングコントローラから出力されるサイクル選
択信号に基いて記憶素子に対して書込み又は読出しされ
る前記画像データのアドレスを切換えてサイクルを制御
する。この場合アドレスは指定された画像ナンバー及び
これに対応した画像データの画素アドレスの組合せを基
にして切換えて記憶素子に送る。また記憶素子への画像
データの読出し時はデータの位相を揃えるように各シフ
トレジスタのシフトを行って、読出される各画像データ
の位相を揃える。
書込み又は読出しされる画像データを任意に指定した上
で、タイミングコントローラから出力されるサイクル選
択信号に基いて記憶素子に対して書込み又は読出しされ
る前記画像データのアドレスを切換えてサイクルを制御
する。この場合アドレスは指定された画像ナンバー及び
これに対応した画像データの画素アドレスの組合せを基
にして切換えて記憶素子に送る。また記憶素子への画像
データの読出し時はデータの位相を揃えるように各シフ
トレジスタのシフトを行って、読出される各画像データ
の位相を揃える。
【０００９】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１０】図１は本発明の画像記憶装置の実施例を示
すブロック図で、１はメモリ素子でこれには画像データ
の入出力を行う複数のデータ入出力ポート２（２1 乃至
２M）が設けられている。
すブロック図で、１はメモリ素子でこれには画像データ
の入出力を行う複数のデータ入出力ポート２（２1 乃至
２M）が設けられている。
【００１１】各データ入出力ポート２1 乃至２M には各
々画像データを入力するデータレジスタ３（３1 乃至３
M ）と、各データの位相を揃えるように後述のタイミン
グコントローラによって各々シフト段数が制御可能なシ
フトレジスタ４（４1 乃至４M ）と、各データをメモリ
素子１に入出力するデータトランシーバ５（５1 乃至５
M ）とが設けられている。
々画像データを入力するデータレジスタ３（３1 乃至３
M ）と、各データの位相を揃えるように後述のタイミン
グコントローラによって各々シフト段数が制御可能なシ
フトレジスタ４（４1 乃至４M ）と、各データをメモリ
素子１に入出力するデータトランシーバ５（５1 乃至５
M ）とが設けられている。
【００１２】各データ入出力ポート２1 乃至２M には各
々入出力される画像データが任意に指定される。ここで
各入出力ポート２1 乃至２M において［１］乃至［Ｍ］
は各々ポート番号を示すものとする。例えばデータ入出
力ポート２1 は［１］のポート番号を示し、データ入出
力ポート２2 は［２］のポート番号を示し、データ入出
力ポート２M は［Ｍ］のポート番号を示しているものと
する。また＃１は第１の画像ナンバー（画像データ）、
＃２は第２の画像ナンバー、＃Ｍは第Ｍの画像ナンバー
を示すものとする。ここでは［１］のポート番号には第
１の画像ナンバー＃１が指定され、［２］のポート番号
には第２の画像ナンバー＃２が指定され、［Ｍ］のポー
ト番号には第Ｍの画像ナンバー＃Ｍが指定された例で示
している。但し、ポート番号と画像ナンバーとの組合せ
は任意に指定することができる。メモリ素子１は各デー
タ入出力ポート２1 乃至２M を介して演算回路との間で
画像データの入出力が行われて、任意の画像データの書
込み及び読出しが可能になっている。
々入出力される画像データが任意に指定される。ここで
各入出力ポート２1 乃至２M において［１］乃至［Ｍ］
は各々ポート番号を示すものとする。例えばデータ入出
力ポート２1 は［１］のポート番号を示し、データ入出
力ポート２2 は［２］のポート番号を示し、データ入出
力ポート２M は［Ｍ］のポート番号を示しているものと
する。また＃１は第１の画像ナンバー（画像データ）、
＃２は第２の画像ナンバー、＃Ｍは第Ｍの画像ナンバー
を示すものとする。ここでは［１］のポート番号には第
１の画像ナンバー＃１が指定され、［２］のポート番号
には第２の画像ナンバー＃２が指定され、［Ｍ］のポー
ト番号には第Ｍの画像ナンバー＃Ｍが指定された例で示
している。但し、ポート番号と画像ナンバーとの組合せ
は任意に指定することができる。メモリ素子１は各デー
タ入出力ポート２1 乃至２M を介して演算回路との間で
画像データの入出力が行われて、任意の画像データの書
込み及び読出しが可能になっている。
【００１３】７はタイミングコントローラで、メモリ素
子１の書込み又は読出しのサイクルを制御するサイクル
選択信号を発生して、後述のリードライトコントローラ
及びアドレスコントローラへ送る。またタイミングコン
トローラ７はデータ入出力ポート２1 乃至２M の動作を
制御するクロックを発生して、前記各データレジスタ３
1 乃至３M 、各シフトレジスタ４1 乃至４M 及び各デー
タトランシーバ５1乃至５M へ送る。８はリードライト
コントローラで、前記サイクル選択信号に基いてメモリ
素子１に対して書込み又は読出しのタイミングを切換え
る信号を送る。
子１の書込み又は読出しのサイクルを制御するサイクル
選択信号を発生して、後述のリードライトコントローラ
及びアドレスコントローラへ送る。またタイミングコン
トローラ７はデータ入出力ポート２1 乃至２M の動作を
制御するクロックを発生して、前記各データレジスタ３
1 乃至３M 、各シフトレジスタ４1 乃至４M 及び各デー
タトランシーバ５1乃至５M へ送る。８はリードライト
コントローラで、前記サイクル選択信号に基いてメモリ
素子１に対して書込み又は読出しのタイミングを切換え
る信号を送る。
【００１４】９はアドレスコントローラで、前記各デー
タ入出力ポート２1乃至２M に入出力する複数の画像デ
ータのアドレスを、前記サイクル選択信号に基いて切換
える信号をメモリ素子１に送る。このアドレスコントロ
ーラ９は、各データ入出力ポート２1 乃至２M に指定さ
れた画像ナンバー及びこの画像ナンバーに対応した画像
データの画素アドレスを組合わせて１つのアドレスとし
て出力する、複数のアドレス入力レジスタ１０（１０1
乃至１０M ）と、各アドレス入力レジスタ１０1 乃至１
０M の出力を前記サイクル選択信号に基いて切換えて出
力するアドレスマルチプレクサ１１とから構成されてい
る。
タ入出力ポート２1乃至２M に入出力する複数の画像デ
ータのアドレスを、前記サイクル選択信号に基いて切換
える信号をメモリ素子１に送る。このアドレスコントロ
ーラ９は、各データ入出力ポート２1 乃至２M に指定さ
れた画像ナンバー及びこの画像ナンバーに対応した画像
データの画素アドレスを組合わせて１つのアドレスとし
て出力する、複数のアドレス入力レジスタ１０（１０1
乃至１０M ）と、各アドレス入力レジスタ１０1 乃至１
０M の出力を前記サイクル選択信号に基いて切換えて出
力するアドレスマルチプレクサ１１とから構成されてい
る。
【００１５】すなわち、本実施例においてメモリ素子１
に書込み又は読出しされる画像データのアドレスは、画
像ナンバーとこの画像データの画素アドレスとがパッキ
ングされてあたかも１つのアドレスとして扱われる。一
例として画像ナンバーのアドレスを２ビット、画素アド
レスを１０ビットに設けたとすると、１２ビットのアド
レスとして認識されることになり、他に何も必要はな
い。次に本実施例の作用を説明する。
に書込み又は読出しされる画像データのアドレスは、画
像ナンバーとこの画像データの画素アドレスとがパッキ
ングされてあたかも１つのアドレスとして扱われる。一
例として画像ナンバーのアドレスを２ビット、画素アド
レスを１０ビットに設けたとすると、１２ビットのアド
レスとして認識されることになり、他に何も必要はな
い。次に本実施例の作用を説明する。
【００１６】以下説明を理解し易くするため、図１の構
成でＭ＝３に設定した例で説明する。従ってデータ入出
力ポートは［１］，［２］，［３］の３個が設けられる
ことになる。また画像データは第１，第２の画像ナンバ
ー＃１，＃２から読出しを行い、これら両画像の演算結
果を第３の画像ナンバー＃３に書込む例で説明する。さ
らに［１］，［２］の画像ナンバーを各々＃１，＃２に
指定し、［３］の画像ナンバーを＃３に指定したものと
する。これらポート番号と画像ナンバーとの対応は、例
を示したものであり、任意の組合わせが可能である。例
えば［１］に＃３を指定して書込み用として、［２］，
［３］に各々＃１，＃２を指定して読出し用にすること
もできる。
成でＭ＝３に設定した例で説明する。従ってデータ入出
力ポートは［１］，［２］，［３］の３個が設けられる
ことになる。また画像データは第１，第２の画像ナンバ
ー＃１，＃２から読出しを行い、これら両画像の演算結
果を第３の画像ナンバー＃３に書込む例で説明する。さ
らに［１］，［２］の画像ナンバーを各々＃１，＃２に
指定し、［３］の画像ナンバーを＃３に指定したものと
する。これらポート番号と画像ナンバーとの対応は、例
を示したものであり、任意の組合わせが可能である。例
えば［１］に＃３を指定して書込み用として、［２］，
［３］に各々＃１，＃２を指定して読出し用にすること
もできる。
【００１７】図２に示すように、本実施例画像メモリ６
には画像データの演算を行う演算回路１３が各入出力ポ
ート２1 ，２2 ，２3に接続され、またホスト回路１４
が接続される。このホスト回路１４は前記設定例に基い
て、［１］，［２］に対してリード（読出し）の制御信
号を送り、［３］に対してシフト（書込み）の制御信号
を送る。同時に前記設定例に基いて、［１］，［２］の
画像ナンバーを＃１，＃２に指定し、［３］の画像ナン
バーを＃３に指定する。
には画像データの演算を行う演算回路１３が各入出力ポ
ート２1 ，２2 ，２3に接続され、またホスト回路１４
が接続される。このホスト回路１４は前記設定例に基い
て、［１］，［２］に対してリード（読出し）の制御信
号を送り、［３］に対してシフト（書込み）の制御信号
を送る。同時に前記設定例に基いて、［１］，［２］の
画像ナンバーを＃１，＃２に指定し、［３］の画像ナン
バーを＃３に指定する。
【００１８】また、各画素アドレスが図３のように発生
して各アドレス入力レジスタ１０1，１０2 ，１０3 に
入力される。［１］，［２］のアドレスに比較して、
［３］のアドレスが遅く設定されているが、これは演算
回路１３における演算遅延分が反映されているためであ
る。
して各アドレス入力レジスタ１０1，１０2 ，１０3 に
入力される。［１］，［２］のアドレスに比較して、
［３］のアドレスが遅く設定されているが、これは演算
回路１３における演算遅延分が反映されているためであ
る。
【００１９】タイミングコントローラ７は図４のよう
に、メモリ素子１のアクセスタイムより大きな時間ｔ0
でサイクル選択信号を発生する。例えばメモリ素子１の
アクセスタイムが１００ｎｓであるとすると、ｔ0 は１
００ｎｓ以上に設定される。このサイクル選択信号はア
ドレスコントローラ９のアドレスマルチプレクサ１１に
送られて、各画像データのアドレスが順次切換えられる
ような信号がメモリ素子１に送られる。リードライトコ
BR>ントローラ８はそれと同時にメモリ素子１に
［１］、［２］のサイクル時はリードの制御信号を送
り、［３］のサイクルはライトの制御信号を送る。図５
は以上のようなサイクル選択信号に基いて、メモリ素子
１の読出し及び書込み動作が行われる様子をタイムチャ
ートで示している。
に、メモリ素子１のアクセスタイムより大きな時間ｔ0
でサイクル選択信号を発生する。例えばメモリ素子１の
アクセスタイムが１００ｎｓであるとすると、ｔ0 は１
００ｎｓ以上に設定される。このサイクル選択信号はア
ドレスコントローラ９のアドレスマルチプレクサ１１に
送られて、各画像データのアドレスが順次切換えられる
ような信号がメモリ素子１に送られる。リードライトコ
BR>ントローラ８はそれと同時にメモリ素子１に
［１］、［２］のサイクル時はリードの制御信号を送
り、［３］のサイクルはライトの制御信号を送る。図５
は以上のようなサイクル選択信号に基いて、メモリ素子
１の読出し及び書込み動作が行われる様子をタイムチャ
ートで示している。
【００２０】図５においてサイクル選択信号が発生され
ると、これに基いてアドレスコントローラ９が制御され
てアドレスが切換えられる。メモリ素子１は先ず
［１］，［２］のサイクルでは画像データを読出し、次
に［３］のサイクルでは画像データを書込む。つまりサ
イクル選択信号で選択された［１］乃至［３］の各々の
画素アドレス（図３に示したもの）と画像ナンバーを、
メモリ素子１に順次切換えて供給することにより、メモ
リ素子１は一定のアクセスタイムを経た後画像データを
読出し又は書込む動作を行う。
ると、これに基いてアドレスコントローラ９が制御され
てアドレスが切換えられる。メモリ素子１は先ず
［１］，［２］のサイクルでは画像データを読出し、次
に［３］のサイクルでは画像データを書込む。つまりサ
イクル選択信号で選択された［１］乃至［３］の各々の
画素アドレス（図３に示したもの）と画像ナンバーを、
メモリ素子１に順次切換えて供給することにより、メモ
リ素子１は一定のアクセスタイムを経た後画像データを
読出し又は書込む動作を行う。
【００２１】メモリ素子１が読出し動作を行うと、読出
された画像データは図１の構成でデータトランシーバ５
からシフトレジスタ４へ送られる。このときサイクル選
択信号で選択されているポート以外のトランシーバは、
メモリ素子１と画像データの衝突が生じないように制御
されると共に、サイクル選択信号を基に作成されたクロ
ックによって画像データを取込む。またシフトレジスタ
４は画像データをクロックで取込むと同時にシフト段数
分のシフト動作を行うように制御される。
された画像データは図１の構成でデータトランシーバ５
からシフトレジスタ４へ送られる。このときサイクル選
択信号で選択されているポート以外のトランシーバは、
メモリ素子１と画像データの衝突が生じないように制御
されると共に、サイクル選択信号を基に作成されたクロ
ックによって画像データを取込む。またシフトレジスタ
４は画像データをクロックで取込むと同時にシフト段数
分のシフト動作を行うように制御される。
【００２２】例えば図５において、［１］と［２］のポ
ートに対する画像データ読出し時は、シフトレジスタ５
の直前（［１］のトランシーバ５1 のデータ出力及び
［２］のトランシーバ５2 のデータ出力）ではｔ0 だけ
画像データの位相が［１］と［２］間でずれている。こ
れはメモリ素子１の読出し動作が［１］と［２］で時間
的にｔ0 ずれているために生ずるものであるが、このｔ
0 のずれを補正するために［１］に対応したシフトレジ
スタ４1 には“１”段のシフト段数を、［２］に対応し
たシフトレジスタ４2 には“０”段のシフト段数を与え
るように制御する。これによって図５の最下部に示した
ように［１］と［２］のポートから出力される各画像デ
ータの位相を揃えることができる。
ートに対する画像データ読出し時は、シフトレジスタ５
の直前（［１］のトランシーバ５1 のデータ出力及び
［２］のトランシーバ５2 のデータ出力）ではｔ0 だけ
画像データの位相が［１］と［２］間でずれている。こ
れはメモリ素子１の読出し動作が［１］と［２］で時間
的にｔ0 ずれているために生ずるものであるが、このｔ
0 のずれを補正するために［１］に対応したシフトレジ
スタ４1 には“１”段のシフト段数を、［２］に対応し
たシフトレジスタ４2 には“０”段のシフト段数を与え
るように制御する。これによって図５の最下部に示した
ように［１］と［２］のポートから出力される各画像デ
ータの位相を揃えることができる。
【００２３】次に書込み動作はトランシーバ５の取込み
クロックで外部の演算回路１３から送られ、データレジ
スタ３及びシフトレジスタ４を介して入力された画像デ
ータをメモリ素子１に取込むようにする。但し、この場
合データレジスタ３及びシフトレジスタ４は［１］，
［２］とは逆な方向に画像データを流すが、読出し時の
ようにシフトレジスタ４は別のシフト動作は行わない。
クロックで外部の演算回路１３から送られ、データレジ
スタ３及びシフトレジスタ４を介して入力された画像デ
ータをメモリ素子１に取込むようにする。但し、この場
合データレジスタ３及びシフトレジスタ４は［１］，
［２］とは逆な方向に画像データを流すが、読出し時の
ようにシフトレジスタ４は別のシフト動作は行わない。
【００２４】トランシーバ５で取込まれたメモリ素子１
への書込み画像データは、図５に示したように先ずトラ
ンシーバ５内のレジスタに取込まれるが、続いてサイク
ル選択信号に基いて［３］が選択されたときだけメモリ
素子１に対して画像データを送るようにして、他のトラ
ンシーバとの画像データの衝突が生じないように制御さ
れる。
への書込み画像データは、図５に示したように先ずトラ
ンシーバ５内のレジスタに取込まれるが、続いてサイク
ル選択信号に基いて［３］が選択されたときだけメモリ
素子１に対して画像データを送るようにして、他のトラ
ンシーバとの画像データの衝突が生じないように制御さ
れる。
【００２５】このように本実施例によれば、サイクル選
択信号に基いて選択されたデータ入出力ポートに対し順
次メモリ素子へのアドレス、読出し及び書込み制御信号
を供給して画像データの読出し及び書込み動作を行わ
せ、また特に読出し時は各入出力ポート間の画像データ
の位相を揃えるように各シフトレジスタのシフト段数を
制御するようにしたので、第１のポートから第１の画像
を読出すと同時に第２のポートからは第２の画像を読出
すことができ、かつこれと同時に第３のポートには演算
後の画像データを書込むことができ、しかも複雑な処理
を要することなく実現することができる。
択信号に基いて選択されたデータ入出力ポートに対し順
次メモリ素子へのアドレス、読出し及び書込み制御信号
を供給して画像データの読出し及び書込み動作を行わ
せ、また特に読出し時は各入出力ポート間の画像データ
の位相を揃えるように各シフトレジスタのシフト段数を
制御するようにしたので、第１のポートから第１の画像
を読出すと同時に第２のポートからは第２の画像を読出
すことができ、かつこれと同時に第３のポートには演算
後の画像データを書込むことができ、しかも複雑な処理
を要することなく実現することができる。
【００２６】本実施例ではデータ入出力ポートを３個設
定した例で述べたが、これらは一例を示したものであり
４個以上設定することも任意である。また、画像ナンバ
ーの入力、画素アドレス及び読出し、書込みコマンドの
入力等を外部から行う例で示したが、何らこれらに限定
されることはない。
定した例で述べたが、これらは一例を示したものであり
４個以上設定することも任意である。また、画像ナンバ
ーの入力、画素アドレス及び読出し、書込みコマンドの
入力等を外部から行う例で示したが、何らこれらに限定
されることはない。
【００２７】さらにメモリ素子を多重インターリーブ動
作させることも可能であり、本実施例と同じ構成でサイ
クル選択信号と同じかそれよりも早く外部に画像データ
入出力を行わせることもできる。また本発明によりハー
ドウェアの小型化、メモリ素子の画像ナンバーの制御の
容易性を改善することができる。
作させることも可能であり、本実施例と同じ構成でサイ
クル選択信号と同じかそれよりも早く外部に画像データ
入出力を行わせることもできる。また本発明によりハー
ドウェアの小型化、メモリ素子の画像ナンバーの制御の
容易性を改善することができる。
【００２８】
【発明の効果】以上述べたように本発明によれば、複数
のデータ入出力ポートを設けサイクル選択信号に応じて
各ポートに入出力する画像データを制御してメモリ素子
に書込み及び読出し動作を行わせるようにしたので、複
雑な処理を要することなく画像データの書込み及び読出
しの同時動作を行うことが可能になる。
のデータ入出力ポートを設けサイクル選択信号に応じて
各ポートに入出力する画像データを制御してメモリ素子
に書込み及び読出し動作を行わせるようにしたので、複
雑な処理を要することなく画像データの書込み及び読出
しの同時動作を行うことが可能になる。
【図１】本発明の画像記憶装置の実施例を示すブロック
図である。
図である。
【図２】本実施例装置を用いて画像データの書込み及び
読出し動作を行う一構成例を示すブロック図である。
読出し動作を行う一構成例を示すブロック図である。
【図３】本実施例装置における画像アドレスの発生例を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】本実施例装置におけるサイクル選択信号の発生
例の説明図である。
例の説明図である。
【図５】本実施例装置の作用を説明するタイミングチャ
ートである。
ートである。
１ メモリ素子 ２（２1 乃至２M ） データ入出力ポート ４（４1 乃至４M ） シフトレジスタ ７ タイミングコントローラ ８ リードライトコントローラ ９ アドレスコントローラ １１ アドレスマルチプレクサ １３ 演算回路 １４ ホスト回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 17/16 G06T 1/60 G11C 11/34,11/401
Claims (2)
- 【請求項１】 記憶素子に対し同時に画像データの書込
み及び読出しを可能ならしめる画像記憶装置において、
記憶素子に画像データの入出力を行う複数のデータ入出
力ポートと、各データ入出力ポートに各々設けられて各
データの位相を揃えるように各々のシフト段数が制御可
能な複数のシフトレジスタと、記憶素子の書込み又は読
出しのサイクルを制御するサイクル選択信号を発生する
タイミングコントローラと、書込み又は読出しのタイミ
ングを切換える信号を記憶素子に送るリードライトコン
トローラと、複数のデータ入出力ポートに入出力する複
数の画像データのアドレスを前記サイクル選択信号に基
いて切換える信号を記憶素子に送るアドレスコントロー
ラとを備えたことを特徴とする画像記憶装置。 - 【請求項２】 前記アドレスコントローラは、各データ
入出力ポートごとに任意に画像ナンバーを指定し、この
指定された画像ナンバー及びこの画像ナンバーに対応し
た画像データの画素アドレスを組合わせてアドレスとし
て、これら各アドレスを切換える請求項１記載の画像記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03105460A JP3078594B2 (ja) | 1991-05-10 | 1991-05-10 | 画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03105460A JP3078594B2 (ja) | 1991-05-10 | 1991-05-10 | 画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04333938A JPH04333938A (ja) | 1992-11-20 |
| JP3078594B2 true JP3078594B2 (ja) | 2000-08-21 |
Family
ID=14408195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03105460A Expired - Lifetime JP3078594B2 (ja) | 1991-05-10 | 1991-05-10 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3078594B2 (ja) |
-
1991
- 1991-05-10 JP JP03105460A patent/JP3078594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04333938A (ja) | 1992-11-20 |
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