JPH05150019A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH05150019A JPH05150019A JP3339428A JP33942891A JPH05150019A JP H05150019 A JPH05150019 A JP H05150019A JP 3339428 A JP3339428 A JP 3339428A JP 33942891 A JP33942891 A JP 33942891A JP H05150019 A JPH05150019 A JP H05150019A
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Abstract
(57)【要約】
【目的】 IC試験装置を構成する他の実装基板上の部
品を使用することなくフェイルメモリの自己診断をその
実装基板上で能動的に行えるようにする。 【構成】 IC試験装置は、試験信号発生手段、IC読
み書き制御手段、取り込み制御手段、フェイルメモリ及
び制御手段等から構成される。これらの各構成手段はそ
れぞれ異なる基板上に実装され、それぞれの基板間は信
号線を介して電気的に接続されている。従って、これら
の構成手段を用いてフェイルメモリの“0”クリア診断
及び“1”セット診断を行うことは可能である。ところ
が、この発明では、フェイルメモリの実装されている基
板上にフェイルメモリ自己診断装置が設けられ、この自
己診断装置がフェイルメモリの“0”クリア診断及び
“1”セット診断を試験信号発生手段の発生するテスト
パターンを用いることなく実行し、その診断の結果、不
良の生じたアドレスを一時的に記憶し、制御手段に出力
している。
品を使用することなくフェイルメモリの自己診断をその
実装基板上で能動的に行えるようにする。 【構成】 IC試験装置は、試験信号発生手段、IC読
み書き制御手段、取り込み制御手段、フェイルメモリ及
び制御手段等から構成される。これらの各構成手段はそ
れぞれ異なる基板上に実装され、それぞれの基板間は信
号線を介して電気的に接続されている。従って、これら
の構成手段を用いてフェイルメモリの“0”クリア診断
及び“1”セット診断を行うことは可能である。ところ
が、この発明では、フェイルメモリの実装されている基
板上にフェイルメモリ自己診断装置が設けられ、この自
己診断装置がフェイルメモリの“0”クリア診断及び
“1”セット診断を試験信号発生手段の発生するテスト
パターンを用いることなく実行し、その診断の結果、不
良の生じたアドレスを一時的に記憶し、制御手段に出力
している。
Description
【0001】
【産業上の利用分野】本発明は、IC(集積回路)の電
気的特性を検査するためのIC試験装置に関し、特に検
査結果を一時的に格納するフェイルメモリの自己診断方
式に改良を加えたIC試験装置に関する。
気的特性を検査するためのIC試験装置に関し、特に検
査結果を一時的に格納するフェイルメモリの自己診断方
式に改良を加えたIC試験装置に関する。
【0002】
【従来の技術】性能や品質の保証されたICを最終製品
として出荷するためには、製造部門、検査部門の各工程
でIC製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。IC試験装置はこのようなIC
製品の電気的特性を検査する装置である。IC試験装置
は、被測定ICに所定の試験用パターンデータを与え、
それによる被測定ICの出力データを読み取り、被測定
ICの基本的動作及び機能に問題が無いかどうかを被測
定ICの出力データに基づいて不良情報を解析し、その
電気的特性を検査している。この時、IC試験装置は、
被測定ICの不良情報を解析するために、被測定ICの
出力データをフェイルデータとしてフェイルメモリに一
時的に記憶し、記憶されたフェイルデータに基づいて被
測定ICの検査を行っている。
として出荷するためには、製造部門、検査部門の各工程
でIC製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。IC試験装置はこのようなIC
製品の電気的特性を検査する装置である。IC試験装置
は、被測定ICに所定の試験用パターンデータを与え、
それによる被測定ICの出力データを読み取り、被測定
ICの基本的動作及び機能に問題が無いかどうかを被測
定ICの出力データに基づいて不良情報を解析し、その
電気的特性を検査している。この時、IC試験装置は、
被測定ICの不良情報を解析するために、被測定ICの
出力データをフェイルデータとしてフェイルメモリに一
時的に記憶し、記憶されたフェイルデータに基づいて被
測定ICの検査を行っている。
【0003】このフェイルメモリを用いた従来のIC試
験装置の一例を図2に示す。IC試験装置は大別してテ
スタ部20とIC取付装置27とから構成される。テス
タ部20は制御手段21、試験信号発生手段22、ドラ
イバ23、コンパレータ24、フェイルメモリ25a〜
25n及び取り込み制御回路26a〜26n等から構成
される。実際のテスタ部には、この他にも種々の構成部
品が存在するが本明細書中では発明の説明に必要な部分
のみを示す。
験装置の一例を図2に示す。IC試験装置は大別してテ
スタ部20とIC取付装置27とから構成される。テス
タ部20は制御手段21、試験信号発生手段22、ドラ
イバ23、コンパレータ24、フェイルメモリ25a〜
25n及び取り込み制御回路26a〜26n等から構成
される。実際のテスタ部には、この他にも種々の構成部
品が存在するが本明細書中では発明の説明に必要な部分
のみを示す。
【0004】テスタ部20とIC取付装置27との間
は、IC取付装置27の全入出力端子数nに対応する複
数本(n本)の同軸ケーブル等から成る信号線によって
接続され、各種信号の伝送を行なうようになっている。
なお、この信号線は、物理的にはIC取付装置27の全
入出力端子数nと同じ数だけ存在するが、図では入力信
号線と出力信号線とをその機能毎に分けて示している。
IC取付装置27には、1個又は複数個の被測定IC2
8が搭載される。被測定IC28の入出力端子とIC取
付装置27の入出力端子とはそれぞれ1対1に対応付け
られて接続されている。例えば、入出力端子数が28個
の被測定IC28を10個搭載可能なIC取付装置27
の場合は、全体で280個の入出力端子を有することに
なる。
は、IC取付装置27の全入出力端子数nに対応する複
数本(n本)の同軸ケーブル等から成る信号線によって
接続され、各種信号の伝送を行なうようになっている。
なお、この信号線は、物理的にはIC取付装置27の全
入出力端子数nと同じ数だけ存在するが、図では入力信
号線と出力信号線とをその機能毎に分けて示している。
IC取付装置27には、1個又は複数個の被測定IC2
8が搭載される。被測定IC28の入出力端子とIC取
付装置27の入出力端子とはそれぞれ1対1に対応付け
られて接続されている。例えば、入出力端子数が28個
の被測定IC28を10個搭載可能なIC取付装置27
の場合は、全体で280個の入出力端子を有することに
なる。
【0005】制御手段21はIC試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するROMや各種データ等を格納す
るRAM等を有して構成される。制御手段21は、試験
信号発生手段22に対する種々の制御やフェイルメモリ
25a〜25nから試験結果(フェイルデータ)を読み
出して種々のデータ処理などを行う。
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するROMや各種データ等を格納す
るRAM等を有して構成される。制御手段21は、試験
信号発生手段22に対する種々の制御やフェイルメモリ
25a〜25nから試験結果(フェイルデータ)を読み
出して種々のデータ処理などを行う。
【0006】試験信号発生手段22は、所定のテストパ
ターンデータ(アドレス信号ADD、ワード線選択信号
RAS、ビット線選択信号CAS、ライトイネーブル信
号WE、アウトプットイネーブル信号OE、チップセレ
クト信号CS、データ信号DATA、クロック信号CL
K、ハードウェア制御信号CONT、ソフトウェアにて
指定した認識信号MARK、判定期待値EXP等)をド
ライバ23、コンパレータ24、フェイルメモリ25a
〜25n及び取り込み制御回路26a〜26n等に出力
する。試験信号発生手段22は、このテストパターンデ
ータの内、被測定IC28のアドレス端子とフェイルメ
モリ25a〜25nのアドレス端子ADTa〜ADTn
とに、それぞれ同じアドレス信号ADDを出力し、取り
込み制御回路26a〜26nにはワード線選択信号RA
S、ビット線選択信号CAS、ライトイネーブル信号W
E、アウトプットイネーブル信号OE、チップセレクト
信号CSを出力する。
ターンデータ(アドレス信号ADD、ワード線選択信号
RAS、ビット線選択信号CAS、ライトイネーブル信
号WE、アウトプットイネーブル信号OE、チップセレ
クト信号CS、データ信号DATA、クロック信号CL
K、ハードウェア制御信号CONT、ソフトウェアにて
指定した認識信号MARK、判定期待値EXP等)をド
ライバ23、コンパレータ24、フェイルメモリ25a
〜25n及び取り込み制御回路26a〜26n等に出力
する。試験信号発生手段22は、このテストパターンデ
ータの内、被測定IC28のアドレス端子とフェイルメ
モリ25a〜25nのアドレス端子ADTa〜ADTn
とに、それぞれ同じアドレス信号ADDを出力し、取り
込み制御回路26a〜26nにはワード線選択信号RA
S、ビット線選択信号CAS、ライトイネーブル信号W
E、アウトプットイネーブル信号OE、チップセレクト
信号CSを出力する。
【0007】ドライバ23及びコンパレータ24はIC
取付装置27のそれぞれの入出力端子に対して1個ずつ
設けられ、それぞれ信号線で接続されている。すなわ
ち、IC取付装置27の入出力端子の数がn個の場合、
ドライバ23及びコンパレータ24はそれぞれn個で構
成される。但し、メモリIC等を測定する場合には、ア
ドレス端子に対してはコンパレータは必要ないので、コ
ンパレータの数が少ない場合もある。
取付装置27のそれぞれの入出力端子に対して1個ずつ
設けられ、それぞれ信号線で接続されている。すなわ
ち、IC取付装置27の入出力端子の数がn個の場合、
ドライバ23及びコンパレータ24はそれぞれn個で構
成される。但し、メモリIC等を測定する場合には、ア
ドレス端子に対してはコンパレータは必要ないので、コ
ンパレータの数が少ない場合もある。
【0008】ドライバ23は試験信号発生手段22から
のテストパターンデータに応じた信号をIC取付装置2
7の入出力端子を介して、被測定IC28のアドレス端
子、データ入力端子、チップセレクト端子、ライトイネ
ーブル端子、アウトプットイネーブル端子、クロック端
子、制御端子等の信号入力端子に印加し、所望のテスト
パターンを被測定IC28に書き込む。
のテストパターンデータに応じた信号をIC取付装置2
7の入出力端子を介して、被測定IC28のアドレス端
子、データ入力端子、チップセレクト端子、ライトイネ
ーブル端子、アウトプットイネーブル端子、クロック端
子、制御端子等の信号入力端子に印加し、所望のテスト
パターンを被測定IC28に書き込む。
【0009】コンパレータ24は被測定IC28のデー
タ出力端子等から出力される被測定信号を入力し、それ
を制御手段21からのストローブ信号のタイミングで判
定期待値EXPと比較し、その比較結果をフェイルデー
タFD1〜FDnとして取り込み制御回路26a〜26
nに出力する。この時、被測定IC28のアドレス端子
には、テストパターンの書き込み時と同じ試験信号が印
加されるので、書き込み時と同じテストパターンがデー
タ出力端子からは出力され、これがフェイルデータFD
a〜FDnとなる。
タ出力端子等から出力される被測定信号を入力し、それ
を制御手段21からのストローブ信号のタイミングで判
定期待値EXPと比較し、その比較結果をフェイルデー
タFD1〜FDnとして取り込み制御回路26a〜26
nに出力する。この時、被測定IC28のアドレス端子
には、テストパターンの書き込み時と同じ試験信号が印
加されるので、書き込み時と同じテストパターンがデー
タ出力端子からは出力され、これがフェイルデータFD
a〜FDnとなる。
【0010】取り込み制御回路26a〜26nは必要で
あれば被測定IC28のフェイルデータFDa〜FDn
と、試験信号発生手段22が被測定IC28の制御用に
出力する制御信号(ワード線選択信号RAS、ビット線
選択信号CAS、ライトイネーブル信号WE、アウトプ
ットイネーブル信号OE、チップセレクト信号CS等)
との論理積をとり、その論理積信号をフェイルメモリ2
5a〜25nの取り込み信号(ライトイネーブル信号)
として出力する。
あれば被測定IC28のフェイルデータFDa〜FDn
と、試験信号発生手段22が被測定IC28の制御用に
出力する制御信号(ワード線選択信号RAS、ビット線
選択信号CAS、ライトイネーブル信号WE、アウトプ
ットイネーブル信号OE、チップセレクト信号CS等)
との論理積をとり、その論理積信号をフェイルメモリ2
5a〜25nの取り込み信号(ライトイネーブル信号)
として出力する。
【0011】フェイルメモリ25は、コンパレータ24
から出力されたフェイルデータFDa〜FDnを取り込
み制御回路26a〜26nの論理結果に応じて記憶する
ものであり、被測定IC28と同程度の記憶容量を有す
る随時読み書き可能なRAMで構成されている。フェイ
ルメモリ25a〜25nのデータ入力端子DIにはハイ
レベル“1”又はローレベル“0”が常時印加され、取
り込み制御回路26a〜26nを通過したフェイルデー
タFDa〜FDnがフェイルメモリ25a〜25nのラ
イトリード(書き込み読み出し)イネーブル端子に入力
することによってフェイルデータFDa〜FDnがフェ
イルメモリ25a〜25nに書込まれるようになってい
る。但し、説明の便宜上、フェイルデータFDa〜FD
nが取り込み制御回路26a〜26nを介してフェイル
メモリ25a〜25nのデータ入力端子DIに直接入力
されるように図示してある。
から出力されたフェイルデータFDa〜FDnを取り込
み制御回路26a〜26nの論理結果に応じて記憶する
ものであり、被測定IC28と同程度の記憶容量を有す
る随時読み書き可能なRAMで構成されている。フェイ
ルメモリ25a〜25nのデータ入力端子DIにはハイ
レベル“1”又はローレベル“0”が常時印加され、取
り込み制御回路26a〜26nを通過したフェイルデー
タFDa〜FDnがフェイルメモリ25a〜25nのラ
イトリード(書き込み読み出し)イネーブル端子に入力
することによってフェイルデータFDa〜FDnがフェ
イルメモリ25a〜25nに書込まれるようになってい
る。但し、説明の便宜上、フェイルデータFDa〜FD
nが取り込み制御回路26a〜26nを介してフェイル
メモリ25a〜25nのデータ入力端子DIに直接入力
されるように図示してある。
【0012】例えば、IC取付装置27の全入出力端子
数が280個であり、その中の160個がデータ出力端
子である場合には、フェイルメモリ25a〜25nはこ
のデータ出力端子数と同じか又はそれ以上のデータ入力
端子DIを有するように複数個のフェイルメモリで構成
される。このフェイルメモリ25a〜25nに記憶され
たフェイルデータは試験信号発生手段22からのアドレ
ス信号ADDに従った順序でデータ出力端子DOから出
力され、制御手段21によって読み出され、図示してい
ないデータ処理用のメモリに転送され、種々のデータ処
理が行われる。
数が280個であり、その中の160個がデータ出力端
子である場合には、フェイルメモリ25a〜25nはこ
のデータ出力端子数と同じか又はそれ以上のデータ入力
端子DIを有するように複数個のフェイルメモリで構成
される。このフェイルメモリ25a〜25nに記憶され
たフェイルデータは試験信号発生手段22からのアドレ
ス信号ADDに従った順序でデータ出力端子DOから出
力され、制御手段21によって読み出され、図示してい
ないデータ処理用のメモリに転送され、種々のデータ処
理が行われる。
【0013】
【発明が解決しようとする課題】IC試験装置の構成部
品自体に不良が存在すると、正確な試験を行うことがで
きないので、通常のIC試験装置は各構成部品を自分自
身で検査するための自己診断機能を有する。ところが、
フェイルメモリ25a〜25nは、RAM等の受動素子
が基板上に複数個実装されて構成されているだけなの
で、他の実装基板上の能動素子によってデータを書き込
んだり、読み出したりしない限り、ビットチェック等の
検査を行うことはできなかった。
品自体に不良が存在すると、正確な試験を行うことがで
きないので、通常のIC試験装置は各構成部品を自分自
身で検査するための自己診断機能を有する。ところが、
フェイルメモリ25a〜25nは、RAM等の受動素子
が基板上に複数個実装されて構成されているだけなの
で、他の実装基板上の能動素子によってデータを書き込
んだり、読み出したりしない限り、ビットチェック等の
検査を行うことはできなかった。
【0014】すなわち、フェイルメモリ25a〜25n
のビットチェックを行うためには、まず制御手段21が
試験信号発生手段22に対してビットチェック用のデー
タを出力する。このビットチェック用データを入力した
試験信号発生手段22は、所定のアドレス信号ADDを
フェイルメモリ25a〜25nに出力すると共に取り込
み制御回路26a〜26nに所定の制御データを出力
し、フェイルメモリ25a〜25nにハイレベル“1”
やローレベル“0”等のデータを順次書き込む。そし
て、制御手段21は再び試験信号発生手段22を動作さ
せ、所定のアドレス信号ADDをフェイルメモリ25a
〜25nに出力し、フェイルメモリ25a〜25n内に
書き込まれたデータを次々と読み出し、読み出したデー
タに基づいてビットチェック等の診断を行っていた。こ
のようにフェイルメモリ全体にローレベル“0”を書き
込んでビットチェックすることを“0”クリア診断とい
い,ハイレベル“1”を書き込んでビットチェックする
ことを“1”セット診断という。
のビットチェックを行うためには、まず制御手段21が
試験信号発生手段22に対してビットチェック用のデー
タを出力する。このビットチェック用データを入力した
試験信号発生手段22は、所定のアドレス信号ADDを
フェイルメモリ25a〜25nに出力すると共に取り込
み制御回路26a〜26nに所定の制御データを出力
し、フェイルメモリ25a〜25nにハイレベル“1”
やローレベル“0”等のデータを順次書き込む。そし
て、制御手段21は再び試験信号発生手段22を動作さ
せ、所定のアドレス信号ADDをフェイルメモリ25a
〜25nに出力し、フェイルメモリ25a〜25n内に
書き込まれたデータを次々と読み出し、読み出したデー
タに基づいてビットチェック等の診断を行っていた。こ
のようにフェイルメモリ全体にローレベル“0”を書き
込んでビットチェックすることを“0”クリア診断とい
い,ハイレベル“1”を書き込んでビットチェックする
ことを“1”セット診断という。
【0015】このように従来は、“0”クリア診断及び
“1”セット診断時に制御手段21がフェイルメモリ2
5a〜25nからデータを読み出して不良解析を行って
いたので、読み出し処理及び解析処理自体に多大の時間
を要するという問題があった。また、ビットチェック時
に試験信号発生手段22や取り込み制御回路26a〜2
6n等のような能動素子を実装した基板等を使用してい
るために、その能動素子自体の不良動作によってビット
チェック時の信頼性が低下し、正確な不良解析を行うこ
とができなくなるという問題があった。
“1”セット診断時に制御手段21がフェイルメモリ2
5a〜25nからデータを読み出して不良解析を行って
いたので、読み出し処理及び解析処理自体に多大の時間
を要するという問題があった。また、ビットチェック時
に試験信号発生手段22や取り込み制御回路26a〜2
6n等のような能動素子を実装した基板等を使用してい
るために、その能動素子自体の不良動作によってビット
チェック時の信頼性が低下し、正確な不良解析を行うこ
とができなくなるという問題があった。
【0016】本発明は上述の点に鑑みてなされたもので
あり、他の実装基板上の構成手段を使用することなくビ
ットチェック等の自己診断をフェイルメモリの実装基板
上で能動的に実行することのできるIC試験装置を提供
することを目的とする。
あり、他の実装基板上の構成手段を使用することなくビ
ットチェック等の自己診断をフェイルメモリの実装基板
上で能動的に実行することのできるIC試験装置を提供
することを目的とする。
【0017】
【課題を解決するための手段】本発明のIC試験装置
は、被測定ICメモリのアドレスを指定するためのアド
レスデータ、この指定アドレスに書込むべきデータ及び
動作の基準となるクロック信号等から構成される試験信
号を所望のテストパターンで発生する試験信号発生手段
と、前記被測定ICメモリに対して前記試験信号を入力
して前記テストパターンに応じたデータを書込み、書き
込まれたデータを前記アドレスデータに応じて読み出
し、フェイルデータとして出力するIC読み書き制御手
段と、前記試験信号に応じて前記フェイルデータの取り
込み条件を決定する取り込み制御手段と、この取り込み
制御手段を介して取り込まれた前記フェイルデータを前
記アドレスデータに対応した指定アドレスに記憶するフ
ェイルメモリと、前記フェイルメモリに記憶された前記
フェイルデータを読み出し、前記被測定ICの電気的特
性を検査する制御手段とからなるIC試験装置におい
て、前記フェイルメモリの“0”クリア診断及び“1”
セット診断を前記試験信号発生手段の発生する前記試験
信号を用いることなく実行し、その診断の結果、不良の
生じたアドレスを一時的に記憶し、前記制御手段に出力
するフェイルメモリ自己診断装置を前記フェイルメモリ
の実装されている基板上に設けたものである。
は、被測定ICメモリのアドレスを指定するためのアド
レスデータ、この指定アドレスに書込むべきデータ及び
動作の基準となるクロック信号等から構成される試験信
号を所望のテストパターンで発生する試験信号発生手段
と、前記被測定ICメモリに対して前記試験信号を入力
して前記テストパターンに応じたデータを書込み、書き
込まれたデータを前記アドレスデータに応じて読み出
し、フェイルデータとして出力するIC読み書き制御手
段と、前記試験信号に応じて前記フェイルデータの取り
込み条件を決定する取り込み制御手段と、この取り込み
制御手段を介して取り込まれた前記フェイルデータを前
記アドレスデータに対応した指定アドレスに記憶するフ
ェイルメモリと、前記フェイルメモリに記憶された前記
フェイルデータを読み出し、前記被測定ICの電気的特
性を検査する制御手段とからなるIC試験装置におい
て、前記フェイルメモリの“0”クリア診断及び“1”
セット診断を前記試験信号発生手段の発生する前記試験
信号を用いることなく実行し、その診断の結果、不良の
生じたアドレスを一時的に記憶し、前記制御手段に出力
するフェイルメモリ自己診断装置を前記フェイルメモリ
の実装されている基板上に設けたものである。
【0018】
【作用】IC試験装置は、試験信号発生手段、IC読み
書き制御手段、取り込み制御手段、フェイルメモリ及び
制御手段等から構成されている。そして、これらの各構
成手段はそれぞれ異なる基板上に実装され、それぞれの
基板間は信号線を介して電気的に接続されている。従来
はフェイルメモリを実装している基板にはフェイルメモ
リ以外の電子部品は実装されていなかった。これに対し
て本発明では、フェイルメモリの“0”クリア診断及び
“1”セット診断を試験信号発生手段の発生するテスト
パターンを用いることなく実行し、その診断の結果、不
良の生じたアドレスを一時的に記憶し、制御手段に出力
するというフェイルメモリ自己診断装置をフェイルメモ
リの実装基板上に設けた。
書き制御手段、取り込み制御手段、フェイルメモリ及び
制御手段等から構成されている。そして、これらの各構
成手段はそれぞれ異なる基板上に実装され、それぞれの
基板間は信号線を介して電気的に接続されている。従来
はフェイルメモリを実装している基板にはフェイルメモ
リ以外の電子部品は実装されていなかった。これに対し
て本発明では、フェイルメモリの“0”クリア診断及び
“1”セット診断を試験信号発生手段の発生するテスト
パターンを用いることなく実行し、その診断の結果、不
良の生じたアドレスを一時的に記憶し、制御手段に出力
するというフェイルメモリ自己診断装置をフェイルメモ
リの実装基板上に設けた。
【0019】フェイルメモリ自己診断装置は、フェイル
メモリの自己診断用アドレスを発生するアドレス発生手
段と、前記自己診断用アドレスに応じて前記フェイルメ
モリに“0”及び“1”のデータを書き込むデータ書き
込み手段と、前記自己診断用アドレスに応じて前記フェ
イルメモリから読み出されたデータと“0”及び“1”
のデータとの不一致を検出して不一致信号を出力する不
一致検出手段と、前記不一致検出手段からの不一致検出
信号が出力された時点の前記自己診断用アドレスを一時
的に記憶し、その自己診断用アドレスを前記制御手段に
出力するレジスタとから構成される。
メモリの自己診断用アドレスを発生するアドレス発生手
段と、前記自己診断用アドレスに応じて前記フェイルメ
モリに“0”及び“1”のデータを書き込むデータ書き
込み手段と、前記自己診断用アドレスに応じて前記フェ
イルメモリから読み出されたデータと“0”及び“1”
のデータとの不一致を検出して不一致信号を出力する不
一致検出手段と、前記不一致検出手段からの不一致検出
信号が出力された時点の前記自己診断用アドレスを一時
的に記憶し、その自己診断用アドレスを前記制御手段に
出力するレジスタとから構成される。
【0020】これによって、制御手段は試験信号発生手
段等の他の構成手段を用いてフェイルメモリの“0”ク
リア診断や“1”セット診断を行わなくても、フェイル
メモリの実装基板上に設けられた自己診断装置を動作さ
せることによって自己診断を高速に行うことができる。
また、本発明によればフェイルメモリの自己診断(ビッ
トチェック)時に試験信号発生手段や取り込み制御手段
等のような能動素子を実装した基板等を使用しないの
で、これら能動素子自体の不良動作によってビットチェ
ック時の信頼性が低下するということもなく、フェイル
メモリの自己診断を正確に行うことができる。
段等の他の構成手段を用いてフェイルメモリの“0”ク
リア診断や“1”セット診断を行わなくても、フェイル
メモリの実装基板上に設けられた自己診断装置を動作さ
せることによって自己診断を高速に行うことができる。
また、本発明によればフェイルメモリの自己診断(ビッ
トチェック)時に試験信号発生手段や取り込み制御手段
等のような能動素子を実装した基板等を使用しないの
で、これら能動素子自体の不良動作によってビットチェ
ック時の信頼性が低下するということもなく、フェイル
メモリの自己診断を正確に行うことができる。
【0021】
【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図1はフェイルメモリの実装される基板
上の各構成手段間の接続関係の概略を示すブロック図で
ある。
細に説明する。図1はフェイルメモリの実装される基板
上の各構成手段間の接続関係の概略を示すブロック図で
ある。
【0022】フェイルメモリ4は図2のフェイルメモリ
25a〜25nに対応するものであるが、ここでは1つ
のメモリ素子として図示してある。フェイルメモリ4は
書き込み及び読み出し用のイネーブル端子R/Wを有す
る。イネーブル端子R/Wにローレベル“0”のイネー
ブル信号が入力するとフェイルメモリ4は読み出し可能
状態となり、アドレス端子ADTに入力しているアドレ
スからデータを読み出してデータ出力端子DOから出力
する。逆に、イネーブル端子R/Wにハイレベル“1”
のイネーブル信号が入力するとフェイルメモリ4は書き
込み可能状態となり、アドレス端子ADTに入力してい
るアドレスにデータ入力端子DIからのデータを書き込
む。
25a〜25nに対応するものであるが、ここでは1つ
のメモリ素子として図示してある。フェイルメモリ4は
書き込み及び読み出し用のイネーブル端子R/Wを有す
る。イネーブル端子R/Wにローレベル“0”のイネー
ブル信号が入力するとフェイルメモリ4は読み出し可能
状態となり、アドレス端子ADTに入力しているアドレ
スからデータを読み出してデータ出力端子DOから出力
する。逆に、イネーブル端子R/Wにハイレベル“1”
のイネーブル信号が入力するとフェイルメモリ4は書き
込み可能状態となり、アドレス端子ADTに入力してい
るアドレスにデータ入力端子DIからのデータを書き込
む。
【0023】従来はこのフェイルメモリ4が複数個基板
上に実装されてフェイルメモリを構成していたが、本発
明ではこのフェイルメモリ4の他にデータ選択回路1、
ベリファイレジスタ2、排他的論理和回路3、アドレス
選択回路6、不良箇所レジスタ7、クロックマスク回路
8、水晶発振器9、イネーブル信号作成回路10及びイ
ネーブル信号選択回路11が同じ基板上に実装されてい
る。
上に実装されてフェイルメモリを構成していたが、本発
明ではこのフェイルメモリ4の他にデータ選択回路1、
ベリファイレジスタ2、排他的論理和回路3、アドレス
選択回路6、不良箇所レジスタ7、クロックマスク回路
8、水晶発振器9、イネーブル信号作成回路10及びイ
ネーブル信号選択回路11が同じ基板上に実装されてい
る。
【0024】データ選択回路1は、ハイレベル“1”及
びローレベル“0”を入力し、いずれか一方をフェイル
メモリ4のデータ入力端子DI及び排他的論理和回路3
の入力端子に出力する。図示していないが、データ選択
回路1は制御手段21からの制御信号によってどの信号
を選択的に出力するかを制御される。排他的論理和回路
3はデータ選択回路1からのデータとフェイルメモリ4
のデータ出力端子DOからのデータとを入力し、両者の
排他的論理和を取り、その結果をベリファイレジスタ2
のクロック端子CKに出力する。即ち、排他的論理和回
路3は2つの入力データが異なる場合にのみベリファイ
レジスタ2にクロック信号を出力する。
びローレベル“0”を入力し、いずれか一方をフェイル
メモリ4のデータ入力端子DI及び排他的論理和回路3
の入力端子に出力する。図示していないが、データ選択
回路1は制御手段21からの制御信号によってどの信号
を選択的に出力するかを制御される。排他的論理和回路
3はデータ選択回路1からのデータとフェイルメモリ4
のデータ出力端子DOからのデータとを入力し、両者の
排他的論理和を取り、その結果をベリファイレジスタ2
のクロック端子CKに出力する。即ち、排他的論理和回
路3は2つの入力データが異なる場合にのみベリファイ
レジスタ2にクロック信号を出力する。
【0025】ベリファイレジスタ2はD型フリップフロ
ップ回路で構成され、端子Dにハイレベル“1”又はロ
ーレベル“0”のデータを入力し、クロック端子CKに
排他的論理和回路3からの論理和信号を入力する。従っ
て、ベリファイレジスタ2はデータ選択回路1からのデ
ータとフェイルメモリ4のデータ出力端子DOからのデ
ータとが異なる場合に、端子Dの入力データを記憶し、
それを不良箇所レジスタ7のクロック端子CK及びクロ
ックマスク回路8に出力する。従って、端子Dにハイレ
ベル“1”のデータが入力している場合に、排他的論理
和回路3からクロック信号が出力されると、ハイレベル
“1”のデータを記憶し、そのハイレベル“1”のデー
タを不良箇所レジスタ7のクロック端子CK及びクロッ
クマスク回路8に出力する。
ップ回路で構成され、端子Dにハイレベル“1”又はロ
ーレベル“0”のデータを入力し、クロック端子CKに
排他的論理和回路3からの論理和信号を入力する。従っ
て、ベリファイレジスタ2はデータ選択回路1からのデ
ータとフェイルメモリ4のデータ出力端子DOからのデ
ータとが異なる場合に、端子Dの入力データを記憶し、
それを不良箇所レジスタ7のクロック端子CK及びクロ
ックマスク回路8に出力する。従って、端子Dにハイレ
ベル“1”のデータが入力している場合に、排他的論理
和回路3からクロック信号が出力されると、ハイレベル
“1”のデータを記憶し、そのハイレベル“1”のデー
タを不良箇所レジスタ7のクロック端子CK及びクロッ
クマスク回路8に出力する。
【0026】水晶発振器9は基板上の各構成手段の動作
の基準となる約10MHzの周波数でクロック信号を発
振する。クロックマスク回路8は水晶発振器9から出力
されるクロックをマスクし、アドレス発生回路6にクロ
ックが入力しないようにするものであり、ベリファイレ
ジスタ2からハイレベル“1”の信号を入力した場合
と、アドレス発生回路6からエンド信号を入力した場合
にマスク動作を行う。
の基準となる約10MHzの周波数でクロック信号を発
振する。クロックマスク回路8は水晶発振器9から出力
されるクロックをマスクし、アドレス発生回路6にクロ
ックが入力しないようにするものであり、ベリファイレ
ジスタ2からハイレベル“1”の信号を入力した場合
と、アドレス発生回路6からエンド信号を入力した場合
にマスク動作を行う。
【0027】アドレス発生回路6は水晶発振器9からの
クロックをクロックマスク回路8を介して入力し、その
クロックの周波数に対応した周期で次々とフェイルメモ
リ4のアドレス信号を発生する。すなわち、アドレス発
生回路6は次々とアドレスをインクリメントするカウン
タである。アドレス選択回路5はアドレス発生回路6の
アドレスと試験信号発生手段12のアドレスとを入力
し、いずれか一方のアドレスをフェイルメモリ4のアド
レス端子ADT及び不良箇所レジスタ7に出力する。
クロックをクロックマスク回路8を介して入力し、その
クロックの周波数に対応した周期で次々とフェイルメモ
リ4のアドレス信号を発生する。すなわち、アドレス発
生回路6は次々とアドレスをインクリメントするカウン
タである。アドレス選択回路5はアドレス発生回路6の
アドレスと試験信号発生手段12のアドレスとを入力
し、いずれか一方のアドレスをフェイルメモリ4のアド
レス端子ADT及び不良箇所レジスタ7に出力する。
【0028】不良箇所レジスタ7はアドレス選択回路5
から出力されるアドレスを端子Dに入力し、ベリファイ
レジスタ2からの信号をクロック端子CKに入力する。
従って、不良箇所レジスタ7はベリファイレジスタ2か
らハイレベル“1”の信号が出力した時点でアドレス選
択回路5から出力されているアドレスを一時的に記憶す
る。この不良箇所レジスタ7に格納されているデータは
制御手段21によって読み出される。イネーブル信号作
成回路10は水晶発振器9からのクロックを入力し、そ
れに基づいてアドレス発生回路6のアドレスに同期した
イネーブル信号を作成して、イネーブル信号選択回路1
1に出力する。
から出力されるアドレスを端子Dに入力し、ベリファイ
レジスタ2からの信号をクロック端子CKに入力する。
従って、不良箇所レジスタ7はベリファイレジスタ2か
らハイレベル“1”の信号が出力した時点でアドレス選
択回路5から出力されているアドレスを一時的に記憶す
る。この不良箇所レジスタ7に格納されているデータは
制御手段21によって読み出される。イネーブル信号作
成回路10は水晶発振器9からのクロックを入力し、そ
れに基づいてアドレス発生回路6のアドレスに同期した
イネーブル信号を作成して、イネーブル信号選択回路1
1に出力する。
【0029】イネーブル信号選択回路11はイネーブル
信号作成回路10からのイネーブル信号と他の実装基板
上の取り込み制御回路26a〜26nからのフェイルデ
ータFDとを入力し、いずれか一方をイネーブル信号と
してフェイルメモリ4のイネーブル端子R/Wに出力す
る。
信号作成回路10からのイネーブル信号と他の実装基板
上の取り込み制御回路26a〜26nからのフェイルデ
ータFDとを入力し、いずれか一方をイネーブル信号と
してフェイルメモリ4のイネーブル端子R/Wに出力す
る。
【0030】次に、本実施例の動作について説明する。
まず、自己診断装置が“0”クリア診断を行う場合につ
いて説明する。制御手段21はデータ選択回路1に選択
信号を出力し、ローレベル“0”のデータがフェイルメ
モリ4のデータ入力端子DIに入力するように設定する
と共にイネーブル信号選択回路11に選択信号を出力
し、イネーブル信号作成回路10のイネーブル信号がフ
ェイルメモリ4のイネーブル端子に出力するように設定
する。
まず、自己診断装置が“0”クリア診断を行う場合につ
いて説明する。制御手段21はデータ選択回路1に選択
信号を出力し、ローレベル“0”のデータがフェイルメ
モリ4のデータ入力端子DIに入力するように設定する
と共にイネーブル信号選択回路11に選択信号を出力
し、イネーブル信号作成回路10のイネーブル信号がフ
ェイルメモリ4のイネーブル端子に出力するように設定
する。
【0031】そして、制御手段21はアドレス発生回路
6にスタート信号を出力する。すると、アドレス発生回
路6は次々とインクリメントされたアドレスを発生し、
フェイルメモリ4のアドレス端子ADTに出力する。す
ると、イネーブル信号作成回路10はアドレス発生回路
6のアドレスに同期したイネーブル信号をフェイルメモ
リイネーブル端子R/Wに出力する。これによって、フ
ェイルメモリ4はアドレスに対応したアドレス位置にロ
ーレベル“0”のデータを次々と書き込む。
6にスタート信号を出力する。すると、アドレス発生回
路6は次々とインクリメントされたアドレスを発生し、
フェイルメモリ4のアドレス端子ADTに出力する。す
ると、イネーブル信号作成回路10はアドレス発生回路
6のアドレスに同期したイネーブル信号をフェイルメモ
リイネーブル端子R/Wに出力する。これによって、フ
ェイルメモリ4はアドレスに対応したアドレス位置にロ
ーレベル“0”のデータを次々と書き込む。
【0032】アドレス発生回路6はアドレスがフェイル
メモリ4の最終アドレスに達した時点で、クロックマス
ク回路8にエンド信号を出力する。クロックマスク回路
8はエンド信号を入力することによって、水晶発振器か
らのクロック信号をマスクして、アドレス発生回路6に
クロック信号が入力しないようにする。このような一連
の動作により、フェイルメモリ4の全アドレスにはロー
レベル“0”のデータが書き込まれ、フェイルメモリ4
は“0”クリアされる。
メモリ4の最終アドレスに達した時点で、クロックマス
ク回路8にエンド信号を出力する。クロックマスク回路
8はエンド信号を入力することによって、水晶発振器か
らのクロック信号をマスクして、アドレス発生回路6に
クロック信号が入力しないようにする。このような一連
の動作により、フェイルメモリ4の全アドレスにはロー
レベル“0”のデータが書き込まれ、フェイルメモリ4
は“0”クリアされる。
【0033】次に、制御手段21はベリファイレジスタ
2の端子Dにハイレベル“1”の信号を入力し、アドレ
ス発生回路6にスタート信号を出力する。すると、アド
レス発生回路6は前回の“0”クリアの時と同じように
次々とアドレスをフェイルメモリ4のアドレス端子AD
Tに出力し、イネーブル信号作成回路10もイネーブル
信号をフェイルメモリイネーブル端子R/Wに出力す
る。これによって、フェイルメモリ4はアドレスに対応
したアドレス位置からローレベル“0”のデータを次々
と読み込んでは、再びローレベル“0”のデータを書き
込む。
2の端子Dにハイレベル“1”の信号を入力し、アドレ
ス発生回路6にスタート信号を出力する。すると、アド
レス発生回路6は前回の“0”クリアの時と同じように
次々とアドレスをフェイルメモリ4のアドレス端子AD
Tに出力し、イネーブル信号作成回路10もイネーブル
信号をフェイルメモリイネーブル端子R/Wに出力す
る。これによって、フェイルメモリ4はアドレスに対応
したアドレス位置からローレベル“0”のデータを次々
と読み込んでは、再びローレベル“0”のデータを書き
込む。
【0034】この時、排他的論理和回路3はデータ選択
回路1からのローレベル“0”の期待値データとフェイ
ルメモリ4のデータ出力端子DOから出力されるデータ
との排他的論理和を取り、その結果をベリファイレジス
タ2のクロック端子CKに出力する。従って、排他的論
理和回路3の2つの入力データが一致している場合には
ベリファイレジスタ2はローレベル“0”の信号を出力
し続ける。しかし、2つの入力データが不一致となった
場合、すなわちフェイルメモリ4に何らかの不良(ビッ
ト欠陥等)が生じ、ローレベル“0”のデータがハイレ
ベル“1”のデータに化けてデータ出力端子DOから出
力した場合には、その時点で排他的論理和回路3はハイ
レベル“1”の信号をベリファイレジスタ2のクロック
端子CKに出力する。これによって、ベリファイレジス
タ2はハイレベル“1”にセットされる。
回路1からのローレベル“0”の期待値データとフェイ
ルメモリ4のデータ出力端子DOから出力されるデータ
との排他的論理和を取り、その結果をベリファイレジス
タ2のクロック端子CKに出力する。従って、排他的論
理和回路3の2つの入力データが一致している場合には
ベリファイレジスタ2はローレベル“0”の信号を出力
し続ける。しかし、2つの入力データが不一致となった
場合、すなわちフェイルメモリ4に何らかの不良(ビッ
ト欠陥等)が生じ、ローレベル“0”のデータがハイレ
ベル“1”のデータに化けてデータ出力端子DOから出
力した場合には、その時点で排他的論理和回路3はハイ
レベル“1”の信号をベリファイレジスタ2のクロック
端子CKに出力する。これによって、ベリファイレジス
タ2はハイレベル“1”にセットされる。
【0035】ハイレベル“1”にセットされたベリファ
イレジスタ2はハイレベル“1”の信号を不良箇所レジ
スタ7のクロック端子CK及びクロックマスク回路8に
出力する。クロックマスク回路8はベリファイレジスタ
2からのハイレベル“1”の信号を入力することによっ
て、水晶発振器からのクロック信号をマスクして、アド
レス発生回路6にクロック信号を出力しないようにす
る。これと同時に、不良箇所レジスタ7はアドレス選択
回路5から出力されているアドレス、即ちビット欠陥の
生じた際のアドレスを記憶する。逆に、フェイルメモリ
4に何の不良も生じなかった場合には、不良箇所レジス
タ7はアドレスを記憶することもなく、クッロクマスク
回路8はアドレス発生回路6からのエンド信号を入力す
るまで水晶発振器9のクロックをアドレス発生回路6に
供給し続ける。従って、制御手段21は上述の一連の動
作が終了した時点でこの不良箇所レジスタ7の内容を読
み出すことによって、フェイルメモリ4にビット欠陥等
の不良の有無及び不良の生じたアドレスを検出すること
が可能となる。以上の動作は“0”クリア診断について
説明したが、“1”セット診断の場合も同様にして行う
ことができるので説明は省略する。
イレジスタ2はハイレベル“1”の信号を不良箇所レジ
スタ7のクロック端子CK及びクロックマスク回路8に
出力する。クロックマスク回路8はベリファイレジスタ
2からのハイレベル“1”の信号を入力することによっ
て、水晶発振器からのクロック信号をマスクして、アド
レス発生回路6にクロック信号を出力しないようにす
る。これと同時に、不良箇所レジスタ7はアドレス選択
回路5から出力されているアドレス、即ちビット欠陥の
生じた際のアドレスを記憶する。逆に、フェイルメモリ
4に何の不良も生じなかった場合には、不良箇所レジス
タ7はアドレスを記憶することもなく、クッロクマスク
回路8はアドレス発生回路6からのエンド信号を入力す
るまで水晶発振器9のクロックをアドレス発生回路6に
供給し続ける。従って、制御手段21は上述の一連の動
作が終了した時点でこの不良箇所レジスタ7の内容を読
み出すことによって、フェイルメモリ4にビット欠陥等
の不良の有無及び不良の生じたアドレスを検出すること
が可能となる。以上の動作は“0”クリア診断について
説明したが、“1”セット診断の場合も同様にして行う
ことができるので説明は省略する。
【0036】以上のようにして、“0”クリア診断及び
“1”セット診断が終了すると、制御手段21は、アド
レス選択回路5に選択信号を出力して、試験信号発生手
段22のアドレスADDがフェイルメモリ4のアドレス
端子ADTに入力するようにセットし、イネーブル選択
信号11にも選択信号を出力して、取り込み制御回路2
6a〜26nのフェイルデータFDがフェイルメモリ4
のイネーブル端子R/Wに入力するようにセットし、通
常の被測定IC28の試験開始可能状態に設定する。
“1”セット診断が終了すると、制御手段21は、アド
レス選択回路5に選択信号を出力して、試験信号発生手
段22のアドレスADDがフェイルメモリ4のアドレス
端子ADTに入力するようにセットし、イネーブル選択
信号11にも選択信号を出力して、取り込み制御回路2
6a〜26nのフェイルデータFDがフェイルメモリ4
のイネーブル端子R/Wに入力するようにセットし、通
常の被測定IC28の試験開始可能状態に設定する。
【0037】なお、上述の実施例では、フェイルメモリ
にビット欠陥等の不良が発生した時点で診断処理を終了
し、不良の発生したアドレスを不良箇所レジスタに1個
だけ記憶する場合について説明したが、不良箇所レジス
タを多段構成とし、不良の発生したアドレスを複数個記
憶可能とし、ベリファイレジスタ2の出力信号をクロッ
クマスク回路に入力することなくフェイルメモリの全ア
ドレスに対してビット診断を行い、不良の発生したアド
レスを複数個記憶できるようにしてもよい。
にビット欠陥等の不良が発生した時点で診断処理を終了
し、不良の発生したアドレスを不良箇所レジスタに1個
だけ記憶する場合について説明したが、不良箇所レジス
タを多段構成とし、不良の発生したアドレスを複数個記
憶可能とし、ベリファイレジスタ2の出力信号をクロッ
クマスク回路に入力することなくフェイルメモリの全ア
ドレスに対してビット診断を行い、不良の発生したアド
レスを複数個記憶できるようにしてもよい。
【0038】
【発明の効果】以上のように本発明によれば、フェイル
メモリの自己診断を他の実装基板上の電子部品を使用す
ることなく、フェイルメモリ実装基板上で能動的に行う
ことができる。
メモリの自己診断を他の実装基板上の電子部品を使用す
ることなく、フェイルメモリ実装基板上で能動的に行う
ことができる。
【図1】 本発明に係るIC試験装置のフェイルメモリ
の実装される基板上の各構成部品間の接続関係の概略を
示すブロック図である。
の実装される基板上の各構成部品間の接続関係の概略を
示すブロック図である。
【図2】 フェイルメモリを用いた従来のIC試験装置
の一例を示す図である。
の一例を示す図である。
1…データ選択手段、2…ベリファイレジスタ、3…排
他的論理和回路、4…フェイルメモリ、5…アドレス選
択回路、6…アドレス発生回路、7…不良箇所レジス
タ、8…クロックマスク回路、9…水晶発振器、10…
イネーブル信号作成回路、11…イネーブル信号選択回
路、20…テスタ部、27…IC取付装置、21…制御
手段、22…試験信号発生手段、23…ドライバ、24
…コンパレータ、25a〜25n…フェイルメモリ、2
6a〜26n…取り込み制御回路、27…信号選択回
路、28…被測定IC
他的論理和回路、4…フェイルメモリ、5…アドレス選
択回路、6…アドレス発生回路、7…不良箇所レジス
タ、8…クロックマスク回路、9…水晶発振器、10…
イネーブル信号作成回路、11…イネーブル信号選択回
路、20…テスタ部、27…IC取付装置、21…制御
手段、22…試験信号発生手段、23…ドライバ、24
…コンパレータ、25a〜25n…フェイルメモリ、2
6a〜26n…取り込み制御回路、27…信号選択回
路、28…被測定IC
Claims (2)
- 【請求項1】 被測定ICメモリのアドレスを指定する
ためのアドレスデータ、この指定アドレスに書込むべき
データ及び動作の基準となるクロック信号等から構成さ
れる試験信号を所望のテストパターンで発生する試験信
号発生手段と、 前記被測定ICメモリに対して前記試験信号を入力して
前記テストパターンに応じたデータを書込み、書き込ま
れたデータを前記アドレスデータに応じて読み出し、フ
ェイルデータとして出力するIC読み書き制御手段と、 前記試験信号に応じて前記フェイルデータの取り込み条
件を決定する取り込み制御手段と、 この取り込み制御手段を介して取り込まれた前記フェイ
ルデータを前記アドレスデータに対応した指定アドレス
に記憶するフェイルメモリと、 前記フェイルメモリに記憶された前記フェイルデータを
読み出し、前記被測定ICの電気的特性を検査する制御
手段とからなるIC試験装置において、 前記フェイルメモリの“0”クリア診断及び“1”セッ
ト診断を前記試験信号発生手段の発生する前記試験信号
を用いることなく実行し、その診断の結果、不良の生じ
たアドレスを一時的に記憶し、前記制御手段に出力する
フェイルメモリ自己診断装置を前記フェイルメモリの実
装されている基板上に設けたことを特徴するIC試験装
置。 - 【請求項2】 前記フェイルメモリ自己診断装置は、 前記フェイルメモリの自己診断用アドレスを発生するア
ドレス発生手段と、 前記自己診断用アドレスに応じて前記フェイルメモリに
“0”及び“1”のデータを書き込むデータ書き込み手
段と、 前記自己診断用アドレスに応じて前記フェイルメモリか
ら読み出されたデータと“0”及び“1”のデータとの
不一致を検出して不一致信号を出力する不一致検出手段
と、 前記不一致検出手段からの不一致検出信号が出力された
時点の前記自己診断用アドレスを一時的に記憶し、その
自己診断用アドレスを前記制御手段に出力するレジスタ
とから構成されることを特徴する請求項1に記載のIC
試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3339428A JPH05150019A (ja) | 1991-11-29 | 1991-11-29 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3339428A JPH05150019A (ja) | 1991-11-29 | 1991-11-29 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05150019A true JPH05150019A (ja) | 1993-06-18 |
Family
ID=18327377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3339428A Withdrawn JPH05150019A (ja) | 1991-11-29 | 1991-11-29 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05150019A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011247754A (ja) * | 2010-05-27 | 2011-12-08 | Advantest Corp | 試験装置及び診断方法 |
-
1991
- 1991-11-29 JP JP3339428A patent/JPH05150019A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011247754A (ja) * | 2010-05-27 | 2011-12-08 | Advantest Corp | 試験装置及び診断方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |