JP3165131B2 - 半導体集積回路のテスト方法及びテスト回路 - Google Patents
半導体集積回路のテスト方法及びテスト回路Info
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- JP3165131B2 JP3165131B2 JP06051399A JP6051399A JP3165131B2 JP 3165131 B2 JP3165131 B2 JP 3165131B2 JP 06051399 A JP06051399 A JP 06051399A JP 6051399 A JP6051399 A JP 6051399A JP 3165131 B2 JP3165131 B2 JP 3165131B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて、入力ピンあるいは入出力ピンに係るセットアッ
プ時間とホールド時間が所定値を満足するか否かをテス
トするテスト方法及びテスト回路に関するものである。
おいて、入力ピンあるいは入出力ピンに係るセットアッ
プ時間とホールド時間が所定値を満足するか否かをテス
トするテスト方法及びテスト回路に関するものである。
【０００２】
【従来の技術】外部クロック同期式のメモリ製品におい
て、入力ピンに与えられたデータは、クロックの立ち上
がりあるいは立ち下がりに同期してメモリ内部へ取り込
まれる。図５に示すように、入力ピンＤｉの入力回路
（入力バッファ）１の後には、スイッチ回路とラッチ回
路との組み合わせで構成されるレジスタ回路２が設けら
れている。
て、入力ピンに与えられたデータは、クロックの立ち上
がりあるいは立ち下がりに同期してメモリ内部へ取り込
まれる。図５に示すように、入力ピンＤｉの入力回路
（入力バッファ）１の後には、スイッチ回路とラッチ回
路との組み合わせで構成されるレジスタ回路２が設けら
れている。
【０００３】このレジスタ回路２は、外部からクロック
ピンに入力されるクロック信号Ｃにより制御される。つ
まり、レジスタ回路２は、クロック信号Ｃが例えば
「Ｌ」レベルの場合、入力ピンＤｉに与えられたデータ
を入力回路１を介して取り込み、逆にクロック信号Ｃが
「Ｈ」レベルの場合、入力ピンＤｉからのデータ取り込
みを行わずに、「Ｌ」レベルのときに取り込んだデータ
を保持するよう動作する。レジスタ回路２以降の内部回
路は、レジスタ回路２の出力により動作を制御されるこ
ととなる。
ピンに入力されるクロック信号Ｃにより制御される。つ
まり、レジスタ回路２は、クロック信号Ｃが例えば
「Ｌ」レベルの場合、入力ピンＤｉに与えられたデータ
を入力回路１を介して取り込み、逆にクロック信号Ｃが
「Ｈ」レベルの場合、入力ピンＤｉからのデータ取り込
みを行わずに、「Ｌ」レベルのときに取り込んだデータ
を保持するよう動作する。レジスタ回路２以降の内部回
路は、レジスタ回路２の出力により動作を制御されるこ
ととなる。
【０００４】図６は、入力ピンＤｉに係るセットアップ
時間とホールド時間のタイミングを示す図である。メモ
リ製品では、外部から入力ピンＤｉに与えられたデータ
をレジスタ回路２へ取り込むのに必要な時間として、ク
ロック信号の立ち上がり以前に入力ピンＤｉに与えるデ
ータを安定させていなければならない時間であるセット
アップ時間（以降、ＴＳＥＴＵＰと称する）、及びクロ
ック信号の立ち上がり以後にデータを安定させていなけ
ればならない時間であるホールド時間（以降、ＴＨＯＬ
Ｄと称する）の各最低値がカタログ上で規定されてい
る。
時間とホールド時間のタイミングを示す図である。メモ
リ製品では、外部から入力ピンＤｉに与えられたデータ
をレジスタ回路２へ取り込むのに必要な時間として、ク
ロック信号の立ち上がり以前に入力ピンＤｉに与えるデ
ータを安定させていなければならない時間であるセット
アップ時間（以降、ＴＳＥＴＵＰと称する）、及びクロ
ック信号の立ち上がり以後にデータを安定させていなけ
ればならない時間であるホールド時間（以降、ＴＨＯＬ
Ｄと称する）の各最低値がカタログ上で規定されてい
る。
【０００５】したがって、ＴＳＥＴＵＰとＴＨＯＬＤの
期間中にＱのデータをレジスタ回路２に取り込めるよう
に内部回路のタイミング調整を行う必要がある。また、
ユーザーは、クロック信号の立ち上がりに同期して各入
力データを少なくともＴＳＥＴＵＰ，ＴＨＯＬＤの時間
だけ安定させつつ入力することとなる。
期間中にＱのデータをレジスタ回路２に取り込めるよう
に内部回路のタイミング調整を行う必要がある。また、
ユーザーは、クロック信号の立ち上がりに同期して各入
力データを少なくともＴＳＥＴＵＰ，ＴＨＯＬＤの時間
だけ安定させつつ入力することとなる。
【０００６】メモリ製品が上記ＴＳＥＴＵＰ，ＴＨＯＬ
Ｄのカタログ規格を満足するか否かを判断するために、
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた入力デ
ータをメモリに与えて、合格／不合格判定を行う。その
判定は、通常メモリ製品においては、メモリセルへの読
み書き結果であるＩ／Ｏピンの出力結果（以降、ファン
クション結果と称する）に基づいて行われる。ファンク
ション結果から各入力データのレジスタ回路への取り込
み状態を判断するには、通常のデバイス選別で使用して
いる単純なセルチェック用の測定パターンでは判断でき
ない。
Ｄのカタログ規格を満足するか否かを判断するために、
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた入力デ
ータをメモリに与えて、合格／不合格判定を行う。その
判定は、通常メモリ製品においては、メモリセルへの読
み書き結果であるＩ／Ｏピンの出力結果（以降、ファン
クション結果と称する）に基づいて行われる。ファンク
ション結果から各入力データのレジスタ回路への取り込
み状態を判断するには、通常のデバイス選別で使用して
いる単純なセルチェック用の測定パターンでは判断でき
ない。
【０００７】ＴＳＥＴＵＰ，ＴＨＯＬＤの測定において
は、被測定ピンに対して「Ｌ」レベルあるいは「Ｈ」レ
ベルの入力データを外部から与える。レジスタ回路２の
取り込み状態として実際に起こり得る可能性のある状態
を表１に示す。
は、被測定ピンに対して「Ｌ」レベルあるいは「Ｈ」レ
ベルの入力データを外部から与える。レジスタ回路２の
取り込み状態として実際に起こり得る可能性のある状態
を表１に示す。
【０００８】
【表１】
【０００９】ただし、外部から入力ピンＤｉに対して
「Ｌ」レベルのデータを入力する場合には、入力データ
と逆の「Ｈ」レベルのデータでレジスタ回路２を予め初
期化しておくものとする。外部から「Ｈ」レベルのデー
タを入力する場合についても同様である。
「Ｌ」レベルのデータを入力する場合には、入力データ
と逆の「Ｈ」レベルのデータでレジスタ回路２を予め初
期化しておくものとする。外部から「Ｈ」レベルのデー
タを入力する場合についても同様である。
【００１０】例えば、表１の（イ）のように「Ｌ」レベ
ルの取り込みが不良の場合、外部から入力ピンＤｉに対
して「Ｌ」レベルのデータを入力しても、レジスタ回路
２の保持データは初期化時の「Ｈ」レベルのままであ
る。同様に、表１の（ロ）のように「Ｈ」レベルの取り
込みが不良の場合、入力ピンＤｉに対して「Ｈ」レベル
のデータを入力しても、レジスタ回路２の保持データは
初期時の「Ｌ」レベルのままである。
ルの取り込みが不良の場合、外部から入力ピンＤｉに対
して「Ｌ」レベルのデータを入力しても、レジスタ回路
２の保持データは初期化時の「Ｈ」レベルのままであ
る。同様に、表１の（ロ）のように「Ｈ」レベルの取り
込みが不良の場合、入力ピンＤｉに対して「Ｈ」レベル
のデータを入力しても、レジスタ回路２の保持データは
初期時の「Ｌ」レベルのままである。
【００１１】測定パターンを簡易化すると、外部的には
正常に動作しているように見えても、実際のメモリ内部
の動作は不良である場合が生じる。したがって、各被測
定ピンの初段のレジスタ回路２に起こり得る状態として
表１の（イ）〜（ニ）の全ての場合を考慮して、測定パ
ターンを作成する必要がある。つまり、ファンクション
結果からレジスタ回路２の取り込み状態を判断する際、
表１の（イ）〜（ハ）の場合は全て不合格となり、表１
の（ニ）の場合のみ合格となるような測定パターンを作
成する必要がある。
正常に動作しているように見えても、実際のメモリ内部
の動作は不良である場合が生じる。したがって、各被測
定ピンの初段のレジスタ回路２に起こり得る状態として
表１の（イ）〜（ニ）の全ての場合を考慮して、測定パ
ターンを作成する必要がある。つまり、ファンクション
結果からレジスタ回路２の取り込み状態を判断する際、
表１の（イ）〜（ハ）の場合は全て不合格となり、表１
の（ニ）の場合のみ合格となるような測定パターンを作
成する必要がある。
【００１２】次に、従来行われているファンクション結
果からＴＳＥＴＵＰ，ＴＨＯＬＤの合格／不合格判断を
行うテスト方法、特にメモリ製品の評価・選別で使用さ
れている各機能ピンのテスト方法を説明する。なお、本
テスト方法を実施する前に、あらかじめメモリセルのチ
ェックと、ＴＳＥＴＵＰ，ＴＨＯＬＤを十分に与えたタ
イミング（以降、ルーズタイミングと称する）での動作
確認は、行われていると仮定する。また、以下の説明に
おいて、単にＴＳＥＴＵＰ，ＴＨＯＬＤと記述している
場合には、カタログ上で規定されている最低値に動作マ
ージンを加えた時間とする。
果からＴＳＥＴＵＰ，ＴＨＯＬＤの合格／不合格判断を
行うテスト方法、特にメモリ製品の評価・選別で使用さ
れている各機能ピンのテスト方法を説明する。なお、本
テスト方法を実施する前に、あらかじめメモリセルのチ
ェックと、ＴＳＥＴＵＰ，ＴＨＯＬＤを十分に与えたタ
イミング（以降、ルーズタイミングと称する）での動作
確認は、行われていると仮定する。また、以下の説明に
おいて、単にＴＳＥＴＵＰ，ＴＨＯＬＤと記述している
場合には、カタログ上で規定されている最低値に動作マ
ージンを加えた時間とする。
【００１３】以下、メモリ製品の代表的な機能ピンに関
して、ＴＳＥＴＵＰ，ＴＨＯＬＤのテスト方法および注
意事項を述べる。まず、最初にアドレスピンのテスト方
法について説明する。クロックピンＣＬＫからのクロッ
ク信号の遅延時間及びアドレスピンからレジスタ回路２
までの遅延時間は各アドレスピンにおいてそれぞれ異な
るため、下記で述べる〜の処理が終了した後、次の
アドレスピンに対して〜の処理を行うというように
アドレスピンに対する測定は１ピンずつ行う。このと
き、被測定ピン以外のアドレスピンは「Ｌ」あるいは
「Ｈ」に固定しておく。また、被測定ピン以外の入力ピ
ンに対してはルーズタイミングでデータを入力する。
して、ＴＳＥＴＵＰ，ＴＨＯＬＤのテスト方法および注
意事項を述べる。まず、最初にアドレスピンのテスト方
法について説明する。クロックピンＣＬＫからのクロッ
ク信号の遅延時間及びアドレスピンからレジスタ回路２
までの遅延時間は各アドレスピンにおいてそれぞれ異な
るため、下記で述べる〜の処理が終了した後、次の
アドレスピンに対して〜の処理を行うというように
アドレスピンに対する測定は１ピンずつ行う。このと
き、被測定ピン以外のアドレスピンは「Ｌ」あるいは
「Ｈ」に固定しておく。また、被測定ピン以外の入力ピ
ンに対してはルーズタイミングでデータを入力する。
【００１４】．ＴＳＥＴＵＰ，ＴＨＯＬＤを十分に与
えたルーズタイミングで「Ｌ」レベルを被測定ピンに入
力し、これによって選択されるアドレスに対して書き込
みを行う。 ．被測定ピンにルーズタイミングで「Ｈ」レベルを入
力し、これによって選択されるアドレスに対しての処
理と異なる値を書き込む。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｌ」レ
ベルを被測定ピンに入力し、これによって選択されるア
ドレスに対しての処理での書き込みデータを期待値と
して読み出しを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｈ」レ
ベルを被測定ピンに入力し、これによって選択されるア
ドレスに対しての処理での書き込みデータを期待値と
して読み出しを行う。
えたルーズタイミングで「Ｌ」レベルを被測定ピンに入
力し、これによって選択されるアドレスに対して書き込
みを行う。 ．被測定ピンにルーズタイミングで「Ｈ」レベルを入
力し、これによって選択されるアドレスに対しての処
理と異なる値を書き込む。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｌ」レ
ベルを被測定ピンに入力し、これによって選択されるア
ドレスに対しての処理での書き込みデータを期待値と
して読み出しを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｈ」レ
ベルを被測定ピンに入力し、これによって選択されるア
ドレスに対しての処理での書き込みデータを期待値と
して読み出しを行う。
【００１５】次に、アドレスピンをテストする場合の注
意事項について述べる。〜の全ての処理をＴＳＥＴ
ＵＰ，ＴＨＯＬＤを与えた状態で行うと、被測定ピンに
表１の（ハ）の症状が発生しているとき、合格となって
しまうため、，の処理（書き込み）あるいは，
の処理（読み出し）のいずれか一方をルーズタイミング
で行う必要がある。
意事項について述べる。〜の全ての処理をＴＳＥＴ
ＵＰ，ＴＨＯＬＤを与えた状態で行うと、被測定ピンに
表１の（ハ）の症状が発生しているとき、合格となって
しまうため、，の処理（書き込み）あるいは，
の処理（読み出し）のいずれか一方をルーズタイミング
で行う必要がある。
【００１６】ただし、，の処理をルーズタイミング
で行う場合は、書き込み時のレジスタ回路２の取り込み
が表１（イ），（ロ）の状態となったとき、実際のデバ
イス内部では非選択であるにも関わらず、セルが書き込
み期待値データをあらかじめ保持している場合には合格
となってしまう。このため、，の処理をルーズタイ
ミングで行う場合は、，においてＴＳＥＴＵＰ，Ｔ
ＨＯＬＤを与えた書き込みを行う前に、，で選択さ
れるアドレスにルーズタイミングで，の処理と逆の
データを与えて初期化しておく動作が必要となる。
で行う場合は、書き込み時のレジスタ回路２の取り込み
が表１（イ），（ロ）の状態となったとき、実際のデバ
イス内部では非選択であるにも関わらず、セルが書き込
み期待値データをあらかじめ保持している場合には合格
となってしまう。このため、，の処理をルーズタイ
ミングで行う場合は、，においてＴＳＥＴＵＰ，Ｔ
ＨＯＬＤを与えた書き込みを行う前に、，で選択さ
れるアドレスにルーズタイミングで，の処理と逆の
データを与えて初期化しておく動作が必要となる。
【００１７】の処理は、で行うＴＳＥＴＵＰ，ＴＨ
ＯＬＤのチェックに対して、レジスタ回路２を逆のデー
タに初期化する意味も兼ねる。の処理は、で行うＴ
ＳＥＴＵＰ，ＴＨＯＬＤのチェックに対して、レジスタ
回路２を逆のデータに初期化する意味も兼ねる。
ＯＬＤのチェックに対して、レジスタ回路２を逆のデー
タに初期化する意味も兼ねる。の処理は、で行うＴ
ＳＥＴＵＰ，ＴＨＯＬＤのチェックに対して、レジスタ
回路２を逆のデータに初期化する意味も兼ねる。
【００１８】本説明では、アドレスピンを１ピンずつ測
定する場合を説明したが、複数のアドレスを同時に測定
する場合はＴＳＥＴＵＰ，ＴＨＯＬＤを与えることによ
り誤って選択される可能性のあるアドレスが被測定アド
レスピンの本数の２乗存在することとなり、それら全て
のセルのデータを初期化する必要が生じるため、実際は
測定時間が長くなり優位性はない。
定する場合を説明したが、複数のアドレスを同時に測定
する場合はＴＳＥＴＵＰ，ＴＨＯＬＤを与えることによ
り誤って選択される可能性のあるアドレスが被測定アド
レスピンの本数の２乗存在することとなり、それら全て
のセルのデータを初期化する必要が生じるため、実際は
測定時間が長くなり優位性はない。
【００１９】次に、アドレスピンをテストする場合の測
定時間の見積りについて述べる。仮に、１５本のアドレ
スピン（３２Ｋ×３６Ｉ／Ｏ）を有するメモリと仮定す
ると、上記〜の処理を１５回繰り返す必要がある。
また、外部クロック同期式メモリにおいては、バースト
動作が主流であるため、１つの読み書き動作（１バース
トサイクル）に５クロックサイクルを要すると仮定する
と、４×５×１５＝３００クロックサイクルが必要とな
る。
定時間の見積りについて述べる。仮に、１５本のアドレ
スピン（３２Ｋ×３６Ｉ／Ｏ）を有するメモリと仮定す
ると、上記〜の処理を１５回繰り返す必要がある。
また、外部クロック同期式メモリにおいては、バースト
動作が主流であるため、１つの読み書き動作（１バース
トサイクル）に５クロックサイクルを要すると仮定する
と、４×５×１５＝３００クロックサイクルが必要とな
る。
【００２０】次に、ＤＩＮピン（Ｉ／Ｏピン）のテスト
方法について説明する。ＤＩＮピンについては、異なる
アドレスに異なるデータを書き込み、両データ共に正常
に書き込まれたか否かを読み出しを行うことで確認す
る。このテストは、全ＤＩＮピン同時に実施可能であ
る。この場合も、被測定ピン以外の入力ピンに対しては
ルーズタイミングでデータを入力する。
方法について説明する。ＤＩＮピンについては、異なる
アドレスに異なるデータを書き込み、両データ共に正常
に書き込まれたか否かを読み出しを行うことで確認す
る。このテストは、全ＤＩＮピン同時に実施可能であ
る。この場合も、被測定ピン以外の入力ピンに対しては
ルーズタイミングでデータを入力する。
【００２１】．ＴＳＥＴＵＰ，ＴＨＯＬＤを十分に与
えたルーズタイミングで「Ｈ」レベルを被測定ピンに入
力し、所定のアドレスへのデータ書き込みを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｌ」レ
ベルを被測定ピンに入力し、の処理と同じアドレスへ
のデータ書き込みを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｈ」レ
ベルを被測定ピンに入力し、の処理と異なるアドレス
へのデータ書き込みを行う。 ．の処理で書き込んだアドレスから「Ｌ」データの
読み出しを行う。 ．の処理で書き込んだアドレスから「Ｈ」データの
読み出しを行う。
えたルーズタイミングで「Ｈ」レベルを被測定ピンに入
力し、所定のアドレスへのデータ書き込みを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｌ」レ
ベルを被測定ピンに入力し、の処理と同じアドレスへ
のデータ書き込みを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｈ」レ
ベルを被測定ピンに入力し、の処理と異なるアドレス
へのデータ書き込みを行う。 ．の処理で書き込んだアドレスから「Ｌ」データの
読み出しを行う。 ．の処理で書き込んだアドレスから「Ｈ」データの
読み出しを行う。
【００２２】次に、ＤＩＮピンをテストする場合の注意
事項について述べる。の処理は、で行うＴＳＥＴＵ
Ｐ，ＴＨＯＬＤのチェックに対して、レジスタ回路２を
逆のデータに初期化する意味をもつ。の処理は、で
行うＴＳＥＴＵＰ，ＴＨＯＬＤのチェックに対して、レ
ジスタ回路２を逆のデータに初期化する意味も兼ねる。
事項について述べる。の処理は、で行うＴＳＥＴＵ
Ｐ，ＴＨＯＬＤのチェックに対して、レジスタ回路２を
逆のデータに初期化する意味をもつ。の処理は、で
行うＴＳＥＴＵＰ，ＴＨＯＬＤのチェックに対して、レ
ジスタ回路２を逆のデータに初期化する意味も兼ねる。
【００２３】次に、ＤＩＮピンをテストする場合の測定
時間の見積りについて述べる。ＤＩＮピンのテストにつ
いては、〜の処理を１回行えばよい。また、１つの
読み書き動作（１バーストサイクル）に５クロックサイ
クルを要すると仮定すると、５×５＝２５クロックサイ
クルが必要となる。
時間の見積りについて述べる。ＤＩＮピンのテストにつ
いては、〜の処理を１回行えばよい。また、１つの
読み書き動作（１バーストサイクル）に５クロックサイ
クルを要すると仮定すると、５×５＝２５クロックサイ
クルが必要となる。
【００２４】次に、チップイネーブル（ＣＥ）ピンのテ
スト方法について説明する。チップイネーブルピンに、
「Ｈ」レベルあるいは「Ｌ」レベルを入力することによ
り、メモリは、非選択状態（スタンバイ状態）あるいは
選択状態となる。メモリが選択状態になるか否かの確認
（ここでは、チップイネーブルピンに「Ｌ」レベルを入
力すると、メモリが選択状態になると仮定する）は、上
記アドレスピンあるいはＤＩＮピンのテストのとき同時
にチップイネーブルピンにもＴＳＥＴＵＰ，ＴＨＯＬＤ
を与えたタイミングで測定を行うことが可能である。
スト方法について説明する。チップイネーブルピンに、
「Ｈ」レベルあるいは「Ｌ」レベルを入力することによ
り、メモリは、非選択状態（スタンバイ状態）あるいは
選択状態となる。メモリが選択状態になるか否かの確認
（ここでは、チップイネーブルピンに「Ｌ」レベルを入
力すると、メモリが選択状態になると仮定する）は、上
記アドレスピンあるいはＤＩＮピンのテストのとき同時
にチップイネーブルピンにもＴＳＥＴＵＰ，ＴＨＯＬＤ
を与えたタイミングで測定を行うことが可能である。
【００２５】ただし、チップイネーブルピンが複数存在
するメモリ製品においては、少なくとも１本のチップイ
ネーブルピンに「Ｈ」レベルが入力されると、デバイス
自体は非選択状態となるため、他のチップイネーブルピ
ンをマスクした結果となる。このため１ピンずつの測定
が必要となる。よって、ここではメモリが非選択状態に
なるか否かを、非選択状態で誤書き込みが起こらないか
否かを確認する方法で行う。
するメモリ製品においては、少なくとも１本のチップイ
ネーブルピンに「Ｈ」レベルが入力されると、デバイス
自体は非選択状態となるため、他のチップイネーブルピ
ンをマスクした結果となる。このため１ピンずつの測定
が必要となる。よって、ここではメモリが非選択状態に
なるか否かを、非選択状態で誤書き込みが起こらないか
否かを確認する方法で行う。
【００２６】下記で述べる〜の処理が終了した後、
次のチップイネーブルピンに対して〜の処理を行う
というようにチップイネーブルピンに対する測定は１ピ
ンずつ行う。このとき、被測定ピン以外のチップイネー
ブルピンに対しては選択状態にするための値（ここでは
「Ｌ」）をルーズタイミングで入力しておく。
次のチップイネーブルピンに対して〜の処理を行う
というようにチップイネーブルピンに対する測定は１ピ
ンずつ行う。このとき、被測定ピン以外のチップイネー
ブルピンに対しては選択状態にするための値（ここでは
「Ｌ」）をルーズタイミングで入力しておく。
【００２７】．ＴＳＥＴＵＰ，ＴＨＯＬＤを十分に与
えたルーズタイミングで「Ｌ」レベルを被測定ピンに入
力し、所定のアドレスへのデータ書き込みを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｈ」レ
ベルを被測定ピンに入力し、の処理と同じアドレスへ
の処理と異なる値を書き込む。 ．，の処理で書き込んだアドレスからの処理で
書き込んだデータを期待値として読み出しを行う。
えたルーズタイミングで「Ｌ」レベルを被測定ピンに入
力し、所定のアドレスへのデータ書き込みを行う。 ．ＴＳＥＴＵＰ，ＴＨＯＬＤを与えた状態で「Ｈ」レ
ベルを被測定ピンに入力し、の処理と同じアドレスへ
の処理と異なる値を書き込む。 ．，の処理で書き込んだアドレスからの処理で
書き込んだデータを期待値として読み出しを行う。
【００２８】次に、チップイネーブルピンをテストする
場合の注意事項について述べる。の処理は、で行う
ＴＳＥＴＵＰ，ＴＨＯＬＤのチェックに対して、レジス
タ回路２を逆のデータに初期化する意味も兼ねる。の
処理は、非選択状態であるため、チップイネーブルピン
に「Ｈ」が正常に取り込まれた場合は書き込みは起こら
ない。
場合の注意事項について述べる。の処理は、で行う
ＴＳＥＴＵＰ，ＴＨＯＬＤのチェックに対して、レジス
タ回路２を逆のデータに初期化する意味も兼ねる。の
処理は、非選択状態であるため、チップイネーブルピン
に「Ｈ」が正常に取り込まれた場合は書き込みは起こら
ない。
【００２９】次に、チップイネーブルピンをテストする
場合の測定時間の見積りについて述べる。仮に、３本の
チップイネーブルを有するメモリと仮定すると、〜
の処理を３回行えばよい。また、１つの読み書き動作
（１バーストサイクル）に５クロックサイクルを要する
と仮定すると、３×３×５＝４５クロックサイクルが必
要となる。以上のように、従来のテスト方法では、アド
レスピン、ＤＩＮピン、チップイネーブルピンのみのテ
ストを行うにしても、３００＋２５＋４５＝３７０クロ
ックサイクルが必要となる。
場合の測定時間の見積りについて述べる。仮に、３本の
チップイネーブルを有するメモリと仮定すると、〜
の処理を３回行えばよい。また、１つの読み書き動作
（１バーストサイクル）に５クロックサイクルを要する
と仮定すると、３×３×５＝４５クロックサイクルが必
要となる。以上のように、従来のテスト方法では、アド
レスピン、ＤＩＮピン、チップイネーブルピンのみのテ
ストを行うにしても、３００＋２５＋４５＝３７０クロ
ックサイクルが必要となる。
【００３０】
【発明が解決しようとする課題】以上のように従来のＴ
ＳＥＴＵＰ，ＴＨＯＬＤのテスト方法では、測定パター
ンが複雑になるため、テストプログラムの作成者が回路
動作を熟知していないと、最も厳しい測定条件に設定し
たはずの測定パターンが想定通りの条件にならないとい
う問題点があった。また、測定時間が長いという問題点
があった。本発明は、上記課題を解決するためになされ
たもので、テスト方法の簡易化と測定時間の短縮化を実
現することができるテスト方法及びテスト回路を提供す
ることを目的とする。
ＳＥＴＵＰ，ＴＨＯＬＤのテスト方法では、測定パター
ンが複雑になるため、テストプログラムの作成者が回路
動作を熟知していないと、最も厳しい測定条件に設定し
たはずの測定パターンが想定通りの条件にならないとい
う問題点があった。また、測定時間が長いという問題点
があった。本発明は、上記課題を解決するためになされ
たもので、テスト方法の簡易化と測定時間の短縮化を実
現することができるテスト方法及びテスト回路を提供す
ることを目的とする。
【００３１】
【課題を解決するための手段】本発明の半導体集積回路
のテスト方法は、テスト時に、被測定ピンの後に設けら
れた初段のレジスタ回路の出力と判定用ピンとを一方の
接点が前記レジスタ回路の出力に接続され他方の接点が
前記判定用ピンに接続されたスイッチ回路を介して接続
して、被測定ピンに所定値の時間だけ安定させた入力デ
ータを与え、レジスタ回路に入力データが取り込まれて
いるか否かを判定用ピンの出力で確認するようにしたも
のである。
のテスト方法は、テスト時に、被測定ピンの後に設けら
れた初段のレジスタ回路の出力と判定用ピンとを一方の
接点が前記レジスタ回路の出力に接続され他方の接点が
前記判定用ピンに接続されたスイッチ回路を介して接続
して、被測定ピンに所定値の時間だけ安定させた入力デ
ータを与え、レジスタ回路に入力データが取り込まれて
いるか否かを判定用ピンの出力で確認するようにしたも
のである。
【００３２】また、本発明の半導体集積回路のテスト回
路は、一方の接点が被測定ピンの後に設けられた初段の
レジスタ回路の出力に接続され、他方の接点が判定用ピ
ンに接続されたスイッチ回路を被測定ピン毎に備えてい
る。そして、テスト時に、スイッチ回路の制御入力にテ
ストモード信号を入力して接点を閉成し、被測定ピンに
所定値の時間だけ安定させた入力データを与え、レジス
タ回路に入力データが取り込まれているか否かを判定用
ピンの出力で確認する。また、本発明の半導体集積回路
のテスト回路は、被測定ピン毎に設けられ、一方の接点
が被測定ピンの後に設けられた初段のレジスタ回路の出
力に接続されたスイッチ回路と、各スイッチ回路の他方
の接点を入力とし、複数のスイッチ回路のうちの何れか
を選択して判定用ピンに接続する出力選択回路とを備え
ている。そして、テスト時に、スイッチ回路の制御入力
にテストモード信号を入力して接点を閉成すると共に、
出力選択回路の制御入力に選択信号を入力して１つの被
測定ピンに対応するスイッチ回路を選択し、この被測定
ピンに所定値の時間だけ安定させた入力データを与え、
レジスタ回路に入力データが取り込まれているか否かを
判定用ピンの出力で確認する。
路は、一方の接点が被測定ピンの後に設けられた初段の
レジスタ回路の出力に接続され、他方の接点が判定用ピ
ンに接続されたスイッチ回路を被測定ピン毎に備えてい
る。そして、テスト時に、スイッチ回路の制御入力にテ
ストモード信号を入力して接点を閉成し、被測定ピンに
所定値の時間だけ安定させた入力データを与え、レジス
タ回路に入力データが取り込まれているか否かを判定用
ピンの出力で確認する。また、本発明の半導体集積回路
のテスト回路は、被測定ピン毎に設けられ、一方の接点
が被測定ピンの後に設けられた初段のレジスタ回路の出
力に接続されたスイッチ回路と、各スイッチ回路の他方
の接点を入力とし、複数のスイッチ回路のうちの何れか
を選択して判定用ピンに接続する出力選択回路とを備え
ている。そして、テスト時に、スイッチ回路の制御入力
にテストモード信号を入力して接点を閉成すると共に、
出力選択回路の制御入力に選択信号を入力して１つの被
測定ピンに対応するスイッチ回路を選択し、この被測定
ピンに所定値の時間だけ安定させた入力データを与え、
レジスタ回路に入力データが取り込まれているか否かを
判定用ピンの出力で確認する。
【００３３】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
本発明は、以下のような考え方の基にＴＳＥＴＵＰ，Ｔ
ＨＯＬＤのテストを行うものである。つまり、デバイス
の実際の回路動作から考えると、各ピンのＴＳＥＴＵ
Ｐ，ＴＨＯＬＤの実力は、そのピンに入力されたデータ
が入力回路以降にある初段のレジスタ回路へ取り込める
か否かで決まるだけであり、そのレジスタ回路以降の回
路動作は特に関係ない。すなわち、各ピンの「Ｈ」レベ
ルあるいは「Ｌ」レベルの入力データが初段のレジスタ
回路に取り込まれているかどうかさえ分かれば、デバイ
スに対する読み書きの試験を行うことなく、簡単にＴＳ
ＥＴＵＰ，ＴＨＯＬＤの実力の判断が可能である。
の実施の形態について図面を参照して詳細に説明する。
本発明は、以下のような考え方の基にＴＳＥＴＵＰ，Ｔ
ＨＯＬＤのテストを行うものである。つまり、デバイス
の実際の回路動作から考えると、各ピンのＴＳＥＴＵ
Ｐ，ＴＨＯＬＤの実力は、そのピンに入力されたデータ
が入力回路以降にある初段のレジスタ回路へ取り込める
か否かで決まるだけであり、そのレジスタ回路以降の回
路動作は特に関係ない。すなわち、各ピンの「Ｈ」レベ
ルあるいは「Ｌ」レベルの入力データが初段のレジスタ
回路に取り込まれているかどうかさえ分かれば、デバイ
スに対する読み書きの試験を行うことなく、簡単にＴＳ
ＥＴＵＰ，ＴＨＯＬＤの実力の判断が可能である。
【００３４】本発明は、ＴＳＥＴＵＰ，ＴＨＯＬＤのテ
ストを行うとき、初段のレジスタ回路の保持データを外
部へ出力し、かつそのデータにてＴＳＥＴＵＰ，ＴＨＯ
ＬＤの合格／不合格判定を行うことを特徴とする。
ストを行うとき、初段のレジスタ回路の保持データを外
部へ出力し、かつそのデータにてＴＳＥＴＵＰ，ＴＨＯ
ＬＤの合格／不合格判定を行うことを特徴とする。
【００３５】図１は、本発明の第１の実施の形態となる
テスト回路のブロック図である。本実施の形態では、被
測定ピンＤｉの入力回路（入力バッファ）１−１の後に
設けられた、初段のレジスタ回路２−１の出力部にスイ
ッチ回路３を設ける。そして、スイッチ回路３の一方の
接点をレジスタ回路２−１の出力に接続し、もう一方の
接点を判定用ピンＤｏに接続する。
テスト回路のブロック図である。本実施の形態では、被
測定ピンＤｉの入力回路（入力バッファ）１−１の後に
設けられた、初段のレジスタ回路２−１の出力部にスイ
ッチ回路３を設ける。そして、スイッチ回路３の一方の
接点をレジスタ回路２−１の出力に接続し、もう一方の
接点を判定用ピンＤｏに接続する。
【００３６】スイッチ回路３の制御入力には、ＴＳＥＴ
ＵＰ，ＴＨＯＬＤのテストであることを示すテストモー
ド信号ＴＳＴが入力される。また、レジスタ回路２−
１，２−２は、図５の場合と同様に、外部から図示しな
いクロックピンに入力されるクロック信号Ｃで制御され
る。
ＵＰ，ＴＨＯＬＤのテストであることを示すテストモー
ド信号ＴＳＴが入力される。また、レジスタ回路２−
１，２−２は、図５の場合と同様に、外部から図示しな
いクロックピンに入力されるクロック信号Ｃで制御され
る。
【００３７】図１のテスト回路において、被測定ピンＤ
ｉのテストを実施しない場合、すなわちテストモード信
号ＴＳＴを入力しない場合には、スイッチ回路３がオフ
状態となり、レジスタ回路２−１の出力と判定用ピンＤ
ｏの接続が遮断されている。これに対して、被測定ピン
Ｄｉのテストを実施する場合には、テストモード信号Ｔ
ＳＴを入力する。これにより、スイッチ回路３がオン状
態となり、レジスタ回路２−１の出力と判定用ピンＤｏ
とがスイッチ回路３を介して接続され、レジスタ回路２
−１の出力が判定用ピンＤｏに出力される。
ｉのテストを実施しない場合、すなわちテストモード信
号ＴＳＴを入力しない場合には、スイッチ回路３がオフ
状態となり、レジスタ回路２−１の出力と判定用ピンＤ
ｏの接続が遮断されている。これに対して、被測定ピン
Ｄｉのテストを実施する場合には、テストモード信号Ｔ
ＳＴを入力する。これにより、スイッチ回路３がオン状
態となり、レジスタ回路２−１の出力と判定用ピンＤｏ
とがスイッチ回路３を介して接続され、レジスタ回路２
−１の出力が判定用ピンＤｏに出力される。
【００３８】したがって、クロック信号の立ち上がりに
同期してＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させ
た「Ｌ」レベルあるいは「Ｈ」レベルの入力データを被
測定ピンＤｉに入力して、この入力データがレジスタ回
路２−１に取り込まれているか否かを判定用ピンＤｏの
出力で確認することにより、ＴＳＥＴＵＰ，ＴＨＯＬＤ
の合格／不合格判定を行うことができる。この判定は、
直流レベルで行えばよく、出力回路を特に追加する必要
はない。
同期してＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させ
た「Ｌ」レベルあるいは「Ｈ」レベルの入力データを被
測定ピンＤｉに入力して、この入力データがレジスタ回
路２−１に取り込まれているか否かを判定用ピンＤｏの
出力で確認することにより、ＴＳＥＴＵＰ，ＴＨＯＬＤ
の合格／不合格判定を行うことができる。この判定は、
直流レベルで行えばよく、出力回路を特に追加する必要
はない。
【００３９】なお、上記のテストにおいて、データを入
力する際に与えたＴＳＥＴＵＰ，ＴＨＯＬＤは、カタロ
グ上で規定されている最低値に動作マージンを加えた時
間である。
力する際に与えたＴＳＥＴＵＰ，ＴＨＯＬＤは、カタロ
グ上で規定されている最低値に動作マージンを加えた時
間である。
【００４０】また、判定用ピンＤｏに関しては、電源ピ
ン、被測定ピンＤｉを使用することはできない。しか
し、それ以外のピンでは、測定時にそのピンがハイイン
ピーダンス状態であれば、判定用ピンＤｏとして使用す
ることができる。ただし、Ｉ／Ｏピンを判定用ピンＤｏ
として使用する場合には、内部回路からのデータ出力を
ハイインピーダンス状態にする必要がある。
ン、被測定ピンＤｉを使用することはできない。しか
し、それ以外のピンでは、測定時にそのピンがハイイン
ピーダンス状態であれば、判定用ピンＤｏとして使用す
ることができる。ただし、Ｉ／Ｏピンを判定用ピンＤｏ
として使用する場合には、内部回路からのデータ出力を
ハイインピーダンス状態にする必要がある。
【００４１】［実施の形態の２］次に、本発明のテスト
回路をメモリに適用した場合の例について説明する。図
２は、本発明の第２の実施の形態となるテスト回路のブ
ロック図である。図２に示すメモリでは、各アドレスピ
ンＡ１〜Ａｎの入力回路１ａ−１〜１ａ−ｎの後にレジ
スタ回路２ａ−１〜２ａ−ｎが設けられている。また、
各Ｉ／ＯピンＩＯ１〜ＩＯｍの入力回路１ｉ−１〜１ｉ
−ｍの後にレジスタ回路２ｉ−１〜２ｉ−ｍが設けられ
ている。さらに、各Ｉ／ＯピンＩＯ１〜ＩＯｍには、出
力回路（出力バッファ）４ｉ−１〜４ｉ−ｍが設けられ
ている。
回路をメモリに適用した場合の例について説明する。図
２は、本発明の第２の実施の形態となるテスト回路のブ
ロック図である。図２に示すメモリでは、各アドレスピ
ンＡ１〜Ａｎの入力回路１ａ−１〜１ａ−ｎの後にレジ
スタ回路２ａ−１〜２ａ−ｎが設けられている。また、
各Ｉ／ＯピンＩＯ１〜ＩＯｍの入力回路１ｉ−１〜１ｉ
−ｍの後にレジスタ回路２ｉ−１〜２ｉ−ｍが設けられ
ている。さらに、各Ｉ／ＯピンＩＯ１〜ＩＯｍには、出
力回路（出力バッファ）４ｉ−１〜４ｉ−ｍが設けられ
ている。
【００４２】レジスタ回路２ａ−１〜２ａ−ｎの各出力
はデコーダー回路９と接続される。このデコーダー回路
９は、セルアレイ回路１０の各行のメモリセル毎に設け
られたワード線と接続されている。そして、デコーダー
回路９は、レジスタ回路２ａ−１〜２ａ−ｎから入力さ
れるアドレスの値に基づいて、複数のワード線のうちの
１本を選択する。
はデコーダー回路９と接続される。このデコーダー回路
９は、セルアレイ回路１０の各行のメモリセル毎に設け
られたワード線と接続されている。そして、デコーダー
回路９は、レジスタ回路２ａ−１〜２ａ−ｎから入力さ
れるアドレスの値に基づいて、複数のワード線のうちの
１本を選択する。
【００４３】ライトアンプ・センスアンプ回路１１は、
セルアレイ回路１０の各列のメモリセル毎に設けられた
ビット線と接続されている。セルアレイ回路１０に対し
て書き込みを行うとき、ライトアンプ・センスアンプ回
路１１は、レジスタ回路２ｉ−１〜２ｉ−ｍの出力をビ
ット線に接続し、セルアレイ回路１０のメモリセルに対
してデータを書き込む。また、セルアレイ回路１０から
の読み出しを行うとき、ライトアンプ・センスアンプ回
路１１は、ビット線の出力を増幅して出力回路４ｉ−１
〜４ｉ−ｍに出力する。
セルアレイ回路１０の各列のメモリセル毎に設けられた
ビット線と接続されている。セルアレイ回路１０に対し
て書き込みを行うとき、ライトアンプ・センスアンプ回
路１１は、レジスタ回路２ｉ−１〜２ｉ−ｍの出力をビ
ット線に接続し、セルアレイ回路１０のメモリセルに対
してデータを書き込む。また、セルアレイ回路１０から
の読み出しを行うとき、ライトアンプ・センスアンプ回
路１１は、ビット線の出力を増幅して出力回路４ｉ−１
〜４ｉ−ｍに出力する。
【００４４】本実施の形態では、以上のようなメモリに
おいて、各レジスタ回路２ａ−１〜２ａ−ｎ，２ｉ−１
〜２ｉ−ｍの出力部にスイッチ回路３ａ−１〜３ａ−
ｎ，３ｉ−１〜３ｉ−ｍをそれぞれ設けている。そし
て、各スイッチ回路３ａ−１〜３ａ−ｎ，３ｉ−１〜３
ｉ−ｍの一方の接点を対応するレジスタ回路２ａ−１〜
２ａ−ｎ，２ｉ−１〜２ｉ−ｍの出力に接続し、もう一
方の接点を隣接するピンに接続する。
おいて、各レジスタ回路２ａ−１〜２ａ−ｎ，２ｉ−１
〜２ｉ−ｍの出力部にスイッチ回路３ａ−１〜３ａ−
ｎ，３ｉ−１〜３ｉ−ｍをそれぞれ設けている。そし
て、各スイッチ回路３ａ−１〜３ａ−ｎ，３ｉ−１〜３
ｉ−ｍの一方の接点を対応するレジスタ回路２ａ−１〜
２ａ−ｎ，２ｉ−１〜２ｉ−ｍの出力に接続し、もう一
方の接点を隣接するピンに接続する。
【００４５】また、ＴＳＥＴＵＰ，ＴＨＯＬＤのテスト
時に「Ｈ」レベルのテストモード信号ＴＳＴを出力する
エントリー回路５を設ける。このテストモード信号ＴＳ
ＴはＡＮＤ回路６，７の一方の入力端子に入力される。
また、本実施の形態では、被測定ピン全体を交互にＡ
群，Ｂ群の２つに分ける（図２の例では、アドレスピン
Ａ１，Ａ３，Ａｎ、Ｉ／ＯピンＩＯ２がＡ群、アドレス
ピンＡ２、Ｉ／ＯピンＩＯ１がＢ群）。
時に「Ｈ」レベルのテストモード信号ＴＳＴを出力する
エントリー回路５を設ける。このテストモード信号ＴＳ
ＴはＡＮＤ回路６，７の一方の入力端子に入力される。
また、本実施の形態では、被測定ピン全体を交互にＡ
群，Ｂ群の２つに分ける（図２の例では、アドレスピン
Ａ１，Ａ３，Ａｎ、Ｉ／ＯピンＩＯ２がＡ群、アドレス
ピンＡ２、Ｉ／ＯピンＩＯ１がＢ群）。
【００４６】そして、外部からＡ群／Ｂ群切替ピンＳに
入力される切替信号ＳＥＬは、ＡＮＤ回路６の他方の入
力端子に入力されると共に、インバータ８を介してＡＮ
Ｄ回路７の他方の入力端子に入力される。
入力される切替信号ＳＥＬは、ＡＮＤ回路６の他方の入
力端子に入力されると共に、インバータ８を介してＡＮ
Ｄ回路７の他方の入力端子に入力される。
【００４７】ＡＮＤ回路６の出力であるテストモード信
号ＴＳＴＡは、Ａ群の被測定ピンに対応するスイッチ回
路３ａ−１，３ａ−ｎ，３ｉ−ｍ・・・の各制御入力に
与えられ、ＡＮＤ回路７の出力であるテストモード信号
ＴＳＴＢは、Ｂ群の被測定ピンに対応するスイッチ回路
３ａ−２，３ａ−（ｎ−１），３ｉ−１・・・の各制御
入力に与えられる。スイッチ回路３ａ−１〜３ａ−ｎ，
３ｉ−１〜３ｉ−ｍは、テストモード信号ＴＳＴＡ，Ｔ
ＳＴＢが「Ｈ」レベルであるとき、接点を閉じてオン状
態となる。
号ＴＳＴＡは、Ａ群の被測定ピンに対応するスイッチ回
路３ａ−１，３ａ−ｎ，３ｉ−ｍ・・・の各制御入力に
与えられ、ＡＮＤ回路７の出力であるテストモード信号
ＴＳＴＢは、Ｂ群の被測定ピンに対応するスイッチ回路
３ａ−２，３ａ−（ｎ−１），３ｉ−１・・・の各制御
入力に与えられる。スイッチ回路３ａ−１〜３ａ−ｎ，
３ｉ−１〜３ｉ−ｍは、テストモード信号ＴＳＴＡ，Ｔ
ＳＴＢが「Ｈ」レベルであるとき、接点を閉じてオン状
態となる。
【００４８】次に、図２のテスト回路の動作を図３を用
いて説明する。図３は、図２のテスト回路の動作を説明
するためのタイミングチャート図である。ＴＳＥＴＵ
Ｐ，ＴＨＯＬＤのテストを実施しない通常動作時、エン
トリー用ピンＥにはＴＳＥＴＵＰ，ＴＨＯＬＤのテスト
であることを示す信号が入力されない。したがって、エ
ントリー回路５の出力であるテストモード信号ＴＳＴが
「Ｌ」レベルとなり、ＡＮＤ回路６，７の出力であるテ
ストモード信号ＴＳＴＡ，ＴＳＴＢが共に「Ｌ」レベル
となる。これにより、各スイッチ回路３ａ−１〜３ａ−
ｎ，３ｉ−１〜３ｉ−ｍは、全てオフ状態となる。
いて説明する。図３は、図２のテスト回路の動作を説明
するためのタイミングチャート図である。ＴＳＥＴＵ
Ｐ，ＴＨＯＬＤのテストを実施しない通常動作時、エン
トリー用ピンＥにはＴＳＥＴＵＰ，ＴＨＯＬＤのテスト
であることを示す信号が入力されない。したがって、エ
ントリー回路５の出力であるテストモード信号ＴＳＴが
「Ｌ」レベルとなり、ＡＮＤ回路６，７の出力であるテ
ストモード信号ＴＳＴＡ，ＴＳＴＢが共に「Ｌ」レベル
となる。これにより、各スイッチ回路３ａ−１〜３ａ−
ｎ，３ｉ−１〜３ｉ−ｍは、全てオフ状態となる。
【００４９】次に、ＴＳＥＴＵＰ，ＴＨＯＬＤのテスト
を実施するとき、エントリー用ピンＥにはＴＳＥＴＵ
Ｐ，ＴＨＯＬＤのテストであることを示す信号が入力さ
れる。これにより、テストモード信号ＴＳＴが「Ｈ」レ
ベルとなる。
を実施するとき、エントリー用ピンＥにはＴＳＥＴＵ
Ｐ，ＴＨＯＬＤのテストであることを示す信号が入力さ
れる。これにより、テストモード信号ＴＳＴが「Ｈ」レ
ベルとなる。
【００５０】Ａ群のピンが被測定ピン、Ｂ群のピンが判
定用ピンとなるように、外部からＡ群／Ｂ群切替ピンＳ
に「Ｈ」レベルの切替信号ＳＥＬを入力すると、ＡＮＤ
回路６の出力であるテストモード信号ＴＳＴＡが「Ｈ」
レベルとなり、Ａ群のピンに対応するスイッチ回路がオ
ン状態となる。また、ＡＮＤ回路７の出力であるテスト
モード信号ＴＳＴＢは「Ｌ」レベルとなるので、Ｂ群の
ピンに対応するスイッチ回路がオフ状態となる。
定用ピンとなるように、外部からＡ群／Ｂ群切替ピンＳ
に「Ｈ」レベルの切替信号ＳＥＬを入力すると、ＡＮＤ
回路６の出力であるテストモード信号ＴＳＴＡが「Ｈ」
レベルとなり、Ａ群のピンに対応するスイッチ回路がオ
ン状態となる。また、ＡＮＤ回路７の出力であるテスト
モード信号ＴＳＴＢは「Ｌ」レベルとなるので、Ｂ群の
ピンに対応するスイッチ回路がオフ状態となる。
【００５１】図３（ｃ）のように、被測定ピンとなった
Ａ群のピンに、クロック信号Ｃの立ち上がりに同期して
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた「Ｌ」
レベルのデータを入力する（時刻Ｔ１）。この「Ｌ」レ
ベルのデータが被測定ピンに対応する各レジスタ回路に
正常に取り込まれたとすると、これらレジスタ回路の出
力はＡ群ピンのスイッチ回路を介して隣接するＢ群の判
定用ピンに出力される。
Ａ群のピンに、クロック信号Ｃの立ち上がりに同期して
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた「Ｌ」
レベルのデータを入力する（時刻Ｔ１）。この「Ｌ」レ
ベルのデータが被測定ピンに対応する各レジスタ回路に
正常に取り込まれたとすると、これらレジスタ回路の出
力はＡ群ピンのスイッチ回路を介して隣接するＢ群の判
定用ピンに出力される。
【００５２】そこで、時刻Ｔ２において、「Ｌ」レベル
出力を期待値として、Ｂ群の判定用ピンの出力を確認す
る（図３（ｄ））。また、図３（ｅ）に示すように、こ
のテスト期間中は、Ｂ群の判定用ピンの入力をハイ・イ
ンピーダンス状態とし（つまり、出力回路を不活性状態
とする）、スイッチ回路を介して判定用ピンに入力され
るデータと衝突が起こらないようにする。
出力を期待値として、Ｂ群の判定用ピンの出力を確認す
る（図３（ｄ））。また、図３（ｅ）に示すように、こ
のテスト期間中は、Ｂ群の判定用ピンの入力をハイ・イ
ンピーダンス状態とし（つまり、出力回路を不活性状態
とする）、スイッチ回路を介して判定用ピンに入力され
るデータと衝突が起こらないようにする。
【００５３】続いて、被測定ピンとなったＡ群のピン
に、クロック信号Ｃの立ち上がりに同期してＴＳＥＴＵ
Ｐ，ＴＨＯＬＤの時間だけ安定させた「Ｈ」レベルのデ
ータを入力して、隣接するＢ群の判定用ピンの出力が
「Ｈ」レベルとなるか否かのテストを行う（時刻Ｔ３，
Ｔ４）。
に、クロック信号Ｃの立ち上がりに同期してＴＳＥＴＵ
Ｐ，ＴＨＯＬＤの時間だけ安定させた「Ｈ」レベルのデ
ータを入力して、隣接するＢ群の判定用ピンの出力が
「Ｈ」レベルとなるか否かのテストを行う（時刻Ｔ３，
Ｔ４）。
【００５４】次に、Ｂ群のピンが被測定ピン、Ａ群のピ
ンが判定用ピンとなるように、外部からＡ群／Ｂ群切替
ピンＳに「Ｌ」レベルの切替信号ＳＥＬを入力すると、
テストモード信号ＴＳＴＢが「Ｈ」レベルとなり、Ｂ群
のピンに対応するスイッチ回路がオン状態となる。ま
た、テストモード信号ＴＳＴＡは「Ｌ」レベルとなるの
で、Ａ群のピンに対応するスイッチ回路がオフ状態とな
る。
ンが判定用ピンとなるように、外部からＡ群／Ｂ群切替
ピンＳに「Ｌ」レベルの切替信号ＳＥＬを入力すると、
テストモード信号ＴＳＴＢが「Ｈ」レベルとなり、Ｂ群
のピンに対応するスイッチ回路がオン状態となる。ま
た、テストモード信号ＴＳＴＡは「Ｌ」レベルとなるの
で、Ａ群のピンに対応するスイッチ回路がオフ状態とな
る。
【００５５】図３（ｅ）のように、被測定ピンとなった
Ｂ群のピンに、クロック信号Ｃの立ち上がりに同期して
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた「Ｌ」
レベルのデータを入力する（時刻Ｔ５）。この「Ｌ」レ
ベルのデータが被測定ピンに対応する各レジスタ回路に
正常に取り込まれたとすると、これらレジスタ回路の出
力はＢ群ピンのスイッチ回路を介して隣接するＡ群の判
定用ピンに出力される。
Ｂ群のピンに、クロック信号Ｃの立ち上がりに同期して
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた「Ｌ」
レベルのデータを入力する（時刻Ｔ５）。この「Ｌ」レ
ベルのデータが被測定ピンに対応する各レジスタ回路に
正常に取り込まれたとすると、これらレジスタ回路の出
力はＢ群ピンのスイッチ回路を介して隣接するＡ群の判
定用ピンに出力される。
【００５６】そこで、時刻Ｔ６において、「Ｌ」レベル
出力を期待値として、Ａ群の判定用ピンの出力を確認す
る（図３（ｆ））。また、図３（ｃ）に示すように、こ
のテスト期間中は、Ａ群の判定用ピンの入力をハイ・イ
ンピーダンス状態とする。続いて、被測定ピンとなった
Ｂ群のピンに、クロック信号Ｃの立ち上がりに同期して
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた「Ｈ」
レベルのデータを入力して、隣接するＡ群の判定用ピン
の出力が「Ｈ」レベルとなるか否かのテストを行う（時
刻Ｔ７，Ｔ８）。
出力を期待値として、Ａ群の判定用ピンの出力を確認す
る（図３（ｆ））。また、図３（ｃ）に示すように、こ
のテスト期間中は、Ａ群の判定用ピンの入力をハイ・イ
ンピーダンス状態とする。続いて、被測定ピンとなった
Ｂ群のピンに、クロック信号Ｃの立ち上がりに同期して
ＴＳＥＴＵＰ，ＴＨＯＬＤの時間だけ安定させた「Ｈ」
レベルのデータを入力して、隣接するＡ群の判定用ピン
の出力が「Ｈ」レベルとなるか否かのテストを行う（時
刻Ｔ７，Ｔ８）。
【００５７】以上のように、本実施の形態では、被測定
ピン全体を交互にＡ群，Ｂ群の２つに分け、「Ｌ」レベ
ルと「Ｈ」レベルの入力データの両方に関してテストを
行うことにより、４クロックサイクルで全ての被測定ピ
ンのテストが可能である。したがって、従来のテスト方
法の３７０クロックサイクルと比べると、１／１００程
度の時間でテスト可能である。
ピン全体を交互にＡ群，Ｂ群の２つに分け、「Ｌ」レベ
ルと「Ｈ」レベルの入力データの両方に関してテストを
行うことにより、４クロックサイクルで全ての被測定ピ
ンのテストが可能である。したがって、従来のテスト方
法の３７０クロックサイクルと比べると、１／１００程
度の時間でテスト可能である。
【００５８】［実施の形態の３］図４は、本発明の第３
の実施の形態となるテスト回路のブロック図である。本
実施の形態では、被測定ピンＤｉ１〜Ｄｉ３の入力回路
１−１〜１−３の後に設けられた、初段のレジスタ回路
２−１〜２−３の出力部にスイッチ回路３−１〜３−３
を設けている。そして、スイッチ回路３−１〜３−３の
一方の接点をレジスタ回路２−１〜２−３の出力に接続
し、もう一方の接点を出力選択回路１２の入力に接続す
る。
の実施の形態となるテスト回路のブロック図である。本
実施の形態では、被測定ピンＤｉ１〜Ｄｉ３の入力回路
１−１〜１−３の後に設けられた、初段のレジスタ回路
２−１〜２−３の出力部にスイッチ回路３−１〜３−３
を設けている。そして、スイッチ回路３−１〜３−３の
一方の接点をレジスタ回路２−１〜２−３の出力に接続
し、もう一方の接点を出力選択回路１２の入力に接続す
る。
【００５９】この出力選択回路１２の出力は判定用ピン
Ｄｏと接続されている。そして、出力選択回路１２は、
外部から入力される出力選択信号ＯＳＥＬに基づいて、
複数のスイッチ回路３−１〜３−３のうちの１つを選択
し、選択したスイッチ回路の出力を判定用ピンＤｏと接
続する。
Ｄｏと接続されている。そして、出力選択回路１２は、
外部から入力される出力選択信号ＯＳＥＬに基づいて、
複数のスイッチ回路３−１〜３−３のうちの１つを選択
し、選択したスイッチ回路の出力を判定用ピンＤｏと接
続する。
【００６０】実施の形態の２では、判定用ピンと被測定
ピンを同じ数だけ使用しているが、測定装置の制限など
により判定用ピンに制限がある場合には、本実施の形態
のように、出力選択回路１２を追加することで、特定の
判定用ピンＤｏに被測定ピンの結果を出力することも可
能である。
ピンを同じ数だけ使用しているが、測定装置の制限など
により判定用ピンに制限がある場合には、本実施の形態
のように、出力選択回路１２を追加することで、特定の
判定用ピンＤｏに被測定ピンの結果を出力することも可
能である。
【００６１】なお、以上の実施の形態では、クロックの
立ち上がりに同期してレジスタ回路に入力データが取り
込まれるとしたが、クロックの立ち下がりでもよいこと
は言うまでもない。また、以上の実施の形態では、メモ
リを例にとって説明したが、ＣＰＵ等のその他の半導体
集積回路にも本発明を適用することができる。
立ち上がりに同期してレジスタ回路に入力データが取り
込まれるとしたが、クロックの立ち下がりでもよいこと
は言うまでもない。また、以上の実施の形態では、メモ
リを例にとって説明したが、ＣＰＵ等のその他の半導体
集積回路にも本発明を適用することができる。
【００６２】
【発明の効果】本発明によれば、テスト時に、被測定ピ
ンの後に設けられた初段のレジスタ回路の出力と判定用
ピンとを接続して、被測定ピンに所定値の時間だけ安定
させた入力データを与え、レジスタ回路に入力データが
取り込まれているか否かを判定用ピンの出力で確認する
ことにより、被測定ピンに係るセットアップ時間とホー
ルド時間のテストを行うことができる。その結果、従来
のテスト方法では各機能ピン毎に最も厳しい測定条件で
テストを行う必要があったが、本発明では、単純なタイ
ミングでＴＳＥＴＵＰ，ＴＨＯＬＤの実力の確認及び合
格／不合格判定を行うことが可能となる。また、被測定
ピンの機能を考慮することなく、複数のピンの同時測定
が可能であり、測定時間に関しても大幅な短縮が可能で
ある。このように、わずかな回路の追加のみで、ＴＳＥ
ＴＵＰ，ＴＨＯＬＤのテストにおいて、従来のテスト方
法のような判定を行う必要がなくなり、その結果、テス
ト方法の簡易化と測定時間の短縮化を実現できるため、
量産の効率化が可能となる。
ンの後に設けられた初段のレジスタ回路の出力と判定用
ピンとを接続して、被測定ピンに所定値の時間だけ安定
させた入力データを与え、レジスタ回路に入力データが
取り込まれているか否かを判定用ピンの出力で確認する
ことにより、被測定ピンに係るセットアップ時間とホー
ルド時間のテストを行うことができる。その結果、従来
のテスト方法では各機能ピン毎に最も厳しい測定条件で
テストを行う必要があったが、本発明では、単純なタイ
ミングでＴＳＥＴＵＰ，ＴＨＯＬＤの実力の確認及び合
格／不合格判定を行うことが可能となる。また、被測定
ピンの機能を考慮することなく、複数のピンの同時測定
が可能であり、測定時間に関しても大幅な短縮が可能で
ある。このように、わずかな回路の追加のみで、ＴＳＥ
ＴＵＰ，ＴＨＯＬＤのテストにおいて、従来のテスト方
法のような判定を行う必要がなくなり、その結果、テス
ト方法の簡易化と測定時間の短縮化を実現できるため、
量産の効率化が可能となる。
【００６３】また、出力選択回路を設けることで、測定
装置の制限などにより判定用ピンに制限がある場合に、
特定の判定用に被測定ピンの結果を出力することができ
る。
装置の制限などにより判定用ピンに制限がある場合に、
特定の判定用に被測定ピンの結果を出力することができ
る。
【図１】 本発明の第１の実施の形態となるテスト回路
のブロック図である。
のブロック図である。
【図２】 本発明の第２の実施の形態となるテスト回路
のブロック図である。
のブロック図である。
【図３】 図２のテスト回路の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図４】 本発明の第３の実施の形態となるテスト回路
のブロック図である。
のブロック図である。
【図５】 従来のメモリにおける入力ピン以降の構成を
示すブロック図である。
示すブロック図である。
【図６】 入力ピンに係るセットアップ時間とホールド
時間のタイミングを示す図である。
時間のタイミングを示す図である。
１−１、１−２、１−３、１−ｎ、１ａ−１〜１ａ−
ｎ、１ｉ−１〜１ｉ−ｍ…入力回路、２−１、２−２、
２−３、２−ｎ、２ａ−１〜２ａ−ｎ、２ｉ−１〜２ｉ
−ｍ…レジスタ、３、３−１〜３−３、３ａ−１〜３ａ
−ｎ、３ｉ−１〜３ｉ−ｍ…スイッチ回路、４ｉ−１〜
４ｉ−ｍ…出力回路、５…エントリー回路、６、７…Ａ
ＮＤ回路、８…インバータ、９…デコーダー回路、１０
…セルアレイ回路、１１…ライトアンプ・センスアンプ
回路、１２…出力選択回路、Ａ１〜Ａｎ…アドレスピ
ン、ＣＬＫ…クロックピン、Ｄｉ、Ｄｉ１〜Ｄｉ３…被
測定ピン、Ｄｏ…判定用ピン、Ｅ…エントリー用ピン、
ＩＯ１〜ＩＯｍ…Ｉ／Ｏピン、Ｓ…Ａ群／Ｂ群切替ピ
ン、ＴＳＴ、ＴＳＴＡ、ＴＳＴＢ…テストモード信号、
ＯＳＥＬ…出力選択信号。
ｎ、１ｉ−１〜１ｉ−ｍ…入力回路、２−１、２−２、
２−３、２−ｎ、２ａ−１〜２ａ−ｎ、２ｉ−１〜２ｉ
−ｍ…レジスタ、３、３−１〜３−３、３ａ−１〜３ａ
−ｎ、３ｉ−１〜３ｉ−ｍ…スイッチ回路、４ｉ−１〜
４ｉ−ｍ…出力回路、５…エントリー回路、６、７…Ａ
ＮＤ回路、８…インバータ、９…デコーダー回路、１０
…セルアレイ回路、１１…ライトアンプ・センスアンプ
回路、１２…出力選択回路、Ａ１〜Ａｎ…アドレスピ
ン、ＣＬＫ…クロックピン、Ｄｉ、Ｄｉ１〜Ｄｉ３…被
測定ピン、Ｄｏ…判定用ピン、Ｅ…エントリー用ピン、
ＩＯ１〜ＩＯｍ…Ｉ／Ｏピン、Ｓ…Ａ群／Ｂ群切替ピ
ン、ＴＳＴ、ＴＳＴＡ、ＴＳＴＢ…テストモード信号、
ＯＳＥＬ…出力選択信号。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (3)
- 【請求項１】 半導体集積回路において、入力ピンある
いは入出力ピンに係るセットアップ時間とホールド時間
が所定値を満足するか否かをテストするテスト方法であ
って、 テスト時に、被測定ピンの後に設けられた初段のレジス
タ回路の出力と判定用ピンとを一方の接点が前記レジス
タ回路の出力に接続され他方の接点が前記判定用ピンに
接続されたスイッチ回路を介して接続して、被測定ピン
に前記所定値の時間だけ安定させた入力データを与え、
前記レジスタ回路に入力データが取り込まれているか否
かを前記判定用ピンの出力で確認することにより、被測
定ピンに係るセットアップ時間とホールド時間のテスト
を行うことを特徴とする半導体集積回路のテスト方法。 - 【請求項２】 半導体集積回路において、入力ピンある
いは入出力ピンに係るセットアップ時間とホールド時間
が所定値を満足するか否かをテストするテスト回路であ
って、 一方の接点が被測定ピンの後に設けられた初段のレジス
タ回路の出力に接続され、他方の接点が判定用ピンに接
続されたスイッチ回路を被測定ピン毎に備え、 テスト時に、前記スイッチ回路の制御入力にテストモー
ド信号を入力して接点を閉成し、被測定ピンに前記所定
値の時間だけ安定させた入力データを与え、前記レジス
タ回路に入力データが取り込まれているか否かを前記判
定用ピンの出力で確認することにより、被測定ピンに係
るセットアップ時間とホールド時間のテストを行うこと
を特徴とする半導体集積回路のテスト回路。 - 【請求項３】 半導体集積回路において、入力ピンある
いは入出力ピンに係るセットアップ時間とホールド時間
が所定値を満足するか否かをテストするテスト回路であ
って、 被測定ピン毎に設けられ、一方の接点が被測定ピンの後
に設けられた初段のレジスタ回路の出力に接続されたス
イッチ回路と、 各スイッチ回路の他方の接点を入力とし、複数のスイッ
チ回路のうちの何れかを選択して判定用ピンに接続する
出力選択回路とを備え、 テスト時に、前記スイッチ回路の制御入力にテストモー
ド信号を入力して接点を閉成すると共に、前記出力選択
回路の制御入力に選択信号を入力して１つの被測定ピン
に対応するスイッチ回路を選択し、この被測定ピンに前
記所定値の時間だけ安定させた入力データを与え、前記
レジスタ回路に入力データが取り込まれているか否かを
前記判定用ピンの出力で確認することにより、被測定ピ
ンに係るセットアップ時間とホールド時間のテストを行
うことを特徴とする半導体集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06051399A JP3165131B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体集積回路のテスト方法及びテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06051399A JP3165131B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体集積回路のテスト方法及びテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000258499A JP2000258499A (ja) | 2000-09-22 |
| JP3165131B2 true JP3165131B2 (ja) | 2001-05-14 |
Family
ID=13144481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06051399A Expired - Fee Related JP3165131B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体集積回路のテスト方法及びテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3165131B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4977045B2 (ja) | 2008-01-16 | 2012-07-18 | 株式会社東芝 | 半導体集積回路及び半導体装置 |
-
1999
- 1999-03-08 JP JP06051399A patent/JP3165131B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000258499A (ja) | 2000-09-22 |
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