JPH04128661A - 線路ディレイ試験装置 - Google Patents
線路ディレイ試験装置Info
- Publication number
- JPH04128661A JPH04128661A JP2251251A JP25125190A JPH04128661A JP H04128661 A JPH04128661 A JP H04128661A JP 2251251 A JP2251251 A JP 2251251A JP 25125190 A JP25125190 A JP 25125190A JP H04128661 A JPH04128661 A JP H04128661A
- Authority
- JP
- Japan
- Prior art keywords
- line
- test
- pulse signal
- specific line
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 119
- 230000003213 activating effect Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 11
- 230000004913 activation Effects 0.000 claims description 9
- 238000013500 data storage Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000011056 performance test Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野(第4図)
従来の技術(第6図ないし第7図)
発明が解決しようとする課題
課題を解決するための手段(第1図)
作用
実施例
(a)本発明の一実施例(第2図、第3図、第4図)
(b)本発明の他の実施例
発明の効果
〔概要〕
電気回路の線路に入力される信号のディレィ(遅延)試
験を行なう線路ディレィ試験装置に関し、特にLSI等
の論理回路素子や同素子が搭載されたプリント配線板の
ディレィ(遅延)テストを行う線路ディレィ試験装置に
関し、 −度の試験実行で特定線路の経路中における各経由ピン
を各々検査することにより全体のディレィ性能を判断で
きると共に信号ディレィの障害解析を自動的に行なうこ
とができる線路ディレィ試験装置を提案することを目的
とし、 電気回路中のソースラッチ及びターゲットラッチで特定
される特定線路に対して単一パルスのシングルパルス信
号を出力するパルス信号発生手段と、前記シングルパル
ス信号に基づいて前記特定線路のターゲットラッチから
出力されると共に、特定線路中における回路素子の出力
ピンから出力される各検出値データを、予め期待値デー
タ記憶手段に格納された期待値データと比較する検出比
較手段とを備え、前記比較結果に基づいて特定線路にお
ける信号ディレィの適否を判断するものである。
験を行なう線路ディレィ試験装置に関し、特にLSI等
の論理回路素子や同素子が搭載されたプリント配線板の
ディレィ(遅延)テストを行う線路ディレィ試験装置に
関し、 −度の試験実行で特定線路の経路中における各経由ピン
を各々検査することにより全体のディレィ性能を判断で
きると共に信号ディレィの障害解析を自動的に行なうこ
とができる線路ディレィ試験装置を提案することを目的
とし、 電気回路中のソースラッチ及びターゲットラッチで特定
される特定線路に対して単一パルスのシングルパルス信
号を出力するパルス信号発生手段と、前記シングルパル
ス信号に基づいて前記特定線路のターゲットラッチから
出力されると共に、特定線路中における回路素子の出力
ピンから出力される各検出値データを、予め期待値デー
タ記憶手段に格納された期待値データと比較する検出比
較手段とを備え、前記比較結果に基づいて特定線路にお
ける信号ディレィの適否を判断するものである。
本発明は、電気回路の線路に入力される信号のディレィ
(遅延)試験を行なう線路ディレィ試験装置に関し、特
にLSI等の論理回路素子や同素子が搭載されたプリン
ト配線板のディレィ(遅延)テストを行う線路ディレィ
試験装置に関する。
(遅延)試験を行なう線路ディレィ試験装置に関し、特
にLSI等の論理回路素子や同素子が搭載されたプリン
ト配線板のディレィ(遅延)テストを行う線路ディレィ
試験装置に関する。
近年のコンピュータシステムの高速化の要求に伴ない、
システムのサイクルクロックは年々そのスピードが上が
って来ている。その為、システム試験において、ディレ
ィエラーか論理エラーかの解析をするために多大の工程
数と時間を費やすようになった。そこで、1件でも多く
のディレィエラーをシステム試験以前に検出しておくこ
とにより、システム試験の能率をあげる為と、ディレィ
的性能の実力チエツクを行う為にディレィテストが行わ
れる様になった。ここでディレィテストとは、送り側(
ソース)と受は側(ターゲット)の2つのFF間の伝播
遅延時間を2つのクロックパルス(ダブルパルス)間に
受は側FFが期待論理を取り込む事が出来るか否かによ
り試験する方法を言う。
システムのサイクルクロックは年々そのスピードが上が
って来ている。その為、システム試験において、ディレ
ィエラーか論理エラーかの解析をするために多大の工程
数と時間を費やすようになった。そこで、1件でも多く
のディレィエラーをシステム試験以前に検出しておくこ
とにより、システム試験の能率をあげる為と、ディレィ
的性能の実力チエツクを行う為にディレィテストが行わ
れる様になった。ここでディレィテストとは、送り側(
ソース)と受は側(ターゲット)の2つのFF間の伝播
遅延時間を2つのクロックパルス(ダブルパルス)間に
受は側FFが期待論理を取り込む事が出来るか否かによ
り試験する方法を言う。
しかし、このディレィテストは、従来より行われてきた
論理的な試験とは異なり、試験終了後のオシロスコープ
等を使用しての、不良データの確認が大変困難である。
論理的な試験とは異なり、試験終了後のオシロスコープ
等を使用しての、不良データの確認が大変困難である。
その為に、ディレィテストにおける試験装置は、より簡
単で且つ詳細なデータをオペレータに提供する必要があ
る。
単で且つ詳細なデータをオペレータに提供する必要があ
る。
従来、この種の線路ディレィ試験装置として第5図に示
すものがあった。この第5図は従来の線路ディレィ試験
装置の概略構成図を示す。また、この従来装置の被試験
体としてのプリント配線板を第4図に示す。
すものがあった。この第5図は従来の線路ディレィ試験
装置の概略構成図を示す。また、この従来装置の被試験
体としてのプリント配線板を第4図に示す。
同図において従来の線路ディレィ試験装置は、インター
フェースIFを介してバス400に接続され、被試験体
300に対する試験動作全体を制御する試験制御部10
と、前記被試験体300におけるソースラッチ及びター
ゲットラッチ間の線路の活性化を行なう線路活性化部1
1と、前記被試験体300の活性化された線路に対して
ダブルパルスを出力するダブルパルス発生器21と、前
記ダブルパルス発生器21から出力されるダブルパルス
を被試験体300のソースラッチ及びターゲットラッチ
間の信号同期をとりダブルパルス信号CL CL2を
出力する同期回路22.23と、前記ダブルパルスが入
力された被試験体300の線路におけるターゲットラッ
チから試験データを読取る試験データ読取部12とを備
える構成である。
フェースIFを介してバス400に接続され、被試験体
300に対する試験動作全体を制御する試験制御部10
と、前記被試験体300におけるソースラッチ及びター
ゲットラッチ間の線路の活性化を行なう線路活性化部1
1と、前記被試験体300の活性化された線路に対して
ダブルパルスを出力するダブルパルス発生器21と、前
記ダブルパルス発生器21から出力されるダブルパルス
を被試験体300のソースラッチ及びターゲットラッチ
間の信号同期をとりダブルパルス信号CL CL2を
出力する同期回路22.23と、前記ダブルパルスが入
力された被試験体300の線路におけるターゲットラッ
チから試験データを読取る試験データ読取部12とを備
える構成である。
前記線路活性化部11は、被試験体300中のフリップ
フロップ(F F)に対して線路を活性化するためのデ
ータを直接に書込むスキャンインプット(S I)部1
1aと、被試験体300の入出力端子I10から直接に
線路活性化のためのデータを入力するプライマリインプ
ット(P I)部11bとを備える構成である。また、
前記試験データ読取部12は、被試験体300の入出力
端子I10から直接にターゲットラッチの出力信号を出
力するプライマリアウトプット(p o)部12aと、
被試験体300中のターゲットラッチから直接データを
読出すスキャンアウトプット(So)部12bとを備え
る構成である。
フロップ(F F)に対して線路を活性化するためのデ
ータを直接に書込むスキャンインプット(S I)部1
1aと、被試験体300の入出力端子I10から直接に
線路活性化のためのデータを入力するプライマリインプ
ット(P I)部11bとを備える構成である。また、
前記試験データ読取部12は、被試験体300の入出力
端子I10から直接にターゲットラッチの出力信号を出
力するプライマリアウトプット(p o)部12aと、
被試験体300中のターゲットラッチから直接データを
読出すスキャンアウトプット(So)部12bとを備え
る構成である。
次に、上記構成に基づ〈従来装置の動作を第6図を参照
して第4図記載のプリント配線板300を試験する場合
について説明する。
して第4図記載のプリント配線板300を試験する場合
について説明する。
まず、オペレータがキーボード200を操作してダブル
パルスのクロックパルス間隔時間を所定間隔に設定する
(ステップ100)。試験制御部10の制御に基づいて
S1部11aがプリント配線板300中のFFI及びF
F2に対してソースラッチとターゲットラッチとの間の
線路を活性化させるためのデータをスキャンインする。
パルスのクロックパルス間隔時間を所定間隔に設定する
(ステップ100)。試験制御部10の制御に基づいて
S1部11aがプリント配線板300中のFFI及びF
F2に対してソースラッチとターゲットラッチとの間の
線路を活性化させるためのデータをスキャンインする。
また、PI部11bがプリント配線板300の入力端子
PI2、PI3からデータを入力する。このSI部11
a及びPI部11bにより各々データが入力されてソー
スラッチ及びターゲットラッチ間の線路が活性化される
(ステップ102)。
PI2、PI3からデータを入力する。このSI部11
a及びPI部11bにより各々データが入力されてソー
スラッチ及びターゲットラッチ間の線路が活性化される
(ステップ102)。
前記ステップ102で線路が活性化された後、ダブルパ
ルス発生器20から前記設定された所定クロックパルス
間隔のダブルパルスがプリント配線板300のクロック
ラインに入力される(ステップ102)。このダブルパ
ルスに基づいてプリント配線板300のターゲットラッ
チから出力される試験データを80部12bから試験制
御部10へ出力する(ステップ103)。なお、試験デ
ータをスキャンアウトとして出力することとしているが
、PO部からプライマリアウトとして出力することもで
きる。
ルス発生器20から前記設定された所定クロックパルス
間隔のダブルパルスがプリント配線板300のクロック
ラインに入力される(ステップ102)。このダブルパ
ルスに基づいてプリント配線板300のターゲットラッ
チから出力される試験データを80部12bから試験制
御部10へ出力する(ステップ103)。なお、試験デ
ータをスキャンアウトとして出力することとしているが
、PO部からプライマリアウトとして出力することもで
きる。
前記試験制御部10は試験データとディスク装置30に
格納された期待値と比較してプリント配線板300の特
定線路における信号ディレィの適否を判断する(ステッ
プ104)。この判断において「不良」と判断された場
合には、試験の対象となった線路のピンネット番号に関
するデータをディスク装置30の特定メモリ領域に不良
データとして格納する(ステップ105)。また、前記
ステップ104で「良」と判断された場合には、プリン
ト配線板300の入出力端子の組合せにより分けられる
各種パターンについて総て終了したか否かを計算機10
0で判断する(ステップ106)。この判断で全パター
ンが終了した場合には試験動作は終了し、終了していな
い場合には前記ステップ101に戻り、再度全パターン
が終了するまで実行する。
格納された期待値と比較してプリント配線板300の特
定線路における信号ディレィの適否を判断する(ステッ
プ104)。この判断において「不良」と判断された場
合には、試験の対象となった線路のピンネット番号に関
するデータをディスク装置30の特定メモリ領域に不良
データとして格納する(ステップ105)。また、前記
ステップ104で「良」と判断された場合には、プリン
ト配線板300の入出力端子の組合せにより分けられる
各種パターンについて総て終了したか否かを計算機10
0で判断する(ステップ106)。この判断で全パター
ンが終了した場合には試験動作は終了し、終了していな
い場合には前記ステップ101に戻り、再度全パターン
が終了するまで実行する。
次に、前記ディスク装置30に格納された不良データを
参照しながら、再度パルス間隔をダブルパルス発生器に
設定してステップ100〜107のテストを行う。
参照しながら、再度パルス間隔をダブルパルス発生器に
設定してステップ100〜107のテストを行う。
この手順を何回も繰り返す事により、ダブルパルスのパ
ルス間隔がどの程度迄なら被試験回路が動作するかを調
査、判定するプリント配線板のディレィ性能評価を実施
していた。
ルス間隔がどの程度迄なら被試験回路が動作するかを調
査、判定するプリント配線板のディレィ性能評価を実施
していた。
さらに、前記第5図及び第7図に基づいて従来装置の動
作タイミングについて説明する。
作タイミングについて説明する。
前記ダブルパルス発生器21から出力されるダブルパル
スは同期回路22.23によりシステムクロックを印加
する。クロックライン長の違いなどによるディレィ時間
を考慮した同期がとられ、ダブルパルス信号CL rが
ソースラッチに入力されると共に、ダブルパルス信号C
L2がターゲットラッチに入力される。このダブルパル
ス信号CL CL2のクロックパルス立上り前のセラ
l ドアツブ時間tS及びクロックパルス立下り後のホール
ド時間1)Iは入力データである試験データD D
、が変化すると、ソースラッチ出力゛lゝ 12 0 又はターゲットラッチ02の出力値が不定となる時
間である。よって、このセットアツプ時間t 及びホー
ルド時間tHの時間内でデータの出力がなされないよう
に動作させる必要がある。
スは同期回路22.23によりシステムクロックを印加
する。クロックライン長の違いなどによるディレィ時間
を考慮した同期がとられ、ダブルパルス信号CL rが
ソースラッチに入力されると共に、ダブルパルス信号C
L2がターゲットラッチに入力される。このダブルパル
ス信号CL CL2のクロックパルス立上り前のセラ
l ドアツブ時間tS及びクロックパルス立下り後のホール
ド時間1)Iは入力データである試験データD D
、が変化すると、ソースラッチ出力゛lゝ 12 0 又はターゲットラッチ02の出力値が不定となる時
間である。よって、このセットアツプ時間t 及びホー
ルド時間tHの時間内でデータの出力がなされないよう
に動作させる必要がある。
従来の線路ディレィ試験装置は以上のように構成されて
いたことから、全体のディレィ性能を図り知る事は出来
るがこれ以上解析を深めてゆく手段がない為、テストデ
ータネ良による誤判断や、伝送路のレーシングによる誤
判断等がなされても、それらが起こっているパターンを
特定する手段が無いためにテスト結果の信頼性を低下さ
せる原因となる課題を有していた。
いたことから、全体のディレィ性能を図り知る事は出来
るがこれ以上解析を深めてゆく手段がない為、テストデ
ータネ良による誤判断や、伝送路のレーシングによる誤
判断等がなされても、それらが起こっているパターンを
特定する手段が無いためにテスト結果の信頼性を低下さ
せる原因となる課題を有していた。
従って、オーバーディレィ性能テストの障害解析時に、
テストデータネ良か本当のディレィネ良かをその場で判
断することが出来ず、テストデータ作成光に問い合わせ
なければ判明しないという問題や、ある伝送路がレーシ
ング起こしていた場合、オーバーディレィチエツクでは
、良と判断がなされる場合があるという問題を生じてい
た。
テストデータネ良か本当のディレィネ良かをその場で判
断することが出来ず、テストデータ作成光に問い合わせ
なければ判明しないという問題や、ある伝送路がレーシ
ング起こしていた場合、オーバーディレィチエツクでは
、良と判断がなされる場合があるという問題を生じてい
た。
本発明は、−度の試験実行で特定線路の経路中における
各経由ピンを各々検査することにより全体のディレィ性
能を判断できると共に信号ディレィの障害解析を自動的
に行なうことができる線路ディレィ試験装置を提案する
ことを目的とする。
各経由ピンを各々検査することにより全体のディレィ性
能を判断できると共に信号ディレィの障害解析を自動的
に行なうことができる線路ディレィ試験装置を提案する
ことを目的とする。
〔課題を解決するための手段〕
第1図は本発明の原理説明図を示す。
同図において本発明に係る線路ディレィ試験装置は、電
気回路(5)中のソースラッチ及びターゲットラッチで
特定される特定線路に対して単一パルスのシングルパル
ス信号を出力するパルス信号発生手段(1)と、前記シ
ングルパルス信号に基づいて前記特定線路のターゲット
ラッチから出力されると共に、特定線路中における回路
素子の出力ピンから出力される各検出値データを、予め
期待値データ記憶手段(3)に格納された期待値データ
と比較する検出比較手段(2)とを備え、前記比較結果
に基づいて特定線路における信号ディレィの適否を判断
するものである。
気回路(5)中のソースラッチ及びターゲットラッチで
特定される特定線路に対して単一パルスのシングルパル
ス信号を出力するパルス信号発生手段(1)と、前記シ
ングルパルス信号に基づいて前記特定線路のターゲット
ラッチから出力されると共に、特定線路中における回路
素子の出力ピンから出力される各検出値データを、予め
期待値データ記憶手段(3)に格納された期待値データ
と比較する検出比較手段(2)とを備え、前記比較結果
に基づいて特定線路における信号ディレィの適否を判断
するものである。
本発明においては、単一パルスのシングルパルス信号を
特定線路に入力し、この特定線路の経路中における経由
ピンの出力を検査することにより、−度の試験実行によ
り特定線路における経路総てに亘って信号ディレィの障
害解析を自動的に行なうこととなり、電気回路全体の信
号ディレィ性能を高精度に短時間で検出することができ
る。このように、疑似的に最小ディレィチエツクを実行
して経由する各ピンのデータを読みだすようにし、最大
ディレィ用データを用いて最小ディレィテストと経由す
る論理素子等が正しく活性化されているかチエツクをし
ている。従って、テストデータ作成ミスにより経由ピン
が活性化されていない場合やレーシング不良の場合も、
この処理により発見できる。
特定線路に入力し、この特定線路の経路中における経由
ピンの出力を検査することにより、−度の試験実行によ
り特定線路における経路総てに亘って信号ディレィの障
害解析を自動的に行なうこととなり、電気回路全体の信
号ディレィ性能を高精度に短時間で検出することができ
る。このように、疑似的に最小ディレィチエツクを実行
して経由する各ピンのデータを読みだすようにし、最大
ディレィ用データを用いて最小ディレィテストと経由す
る論理素子等が正しく活性化されているかチエツクをし
ている。従って、テストデータ作成ミスにより経由ピン
が活性化されていない場合やレーシング不良の場合も、
この処理により発見できる。
また、オペレータの試験動作を介することなく信号ディ
レィの障害解析を自動的に行なうことができるため、正
確且つ均一な試験結果が得られる。
レィの障害解析を自動的に行なうことができるため、正
確且つ均一な試験結果が得られる。
(a)本発明の一実施例
以下、本発明の一実施例を第2図に基づいて説明する。
この第2図は本実施例概略ブロック構成図を示す。
同図において本実施例に係る線路ディレィ試験装置は、
前記第5図記載の従来装置と同様に線路活性化部11、
試験データ読取部12を共通して備え、この構成に加え
、被試験体300中のソースラッチ及びターゲットラッ
チで特定される特定線路に対して単一パルスのシングル
パルス信号を出力するパルス発生器20と、前記シング
ルパルス信号に基づいて前記特定線路のソースラッチ、
ターゲットラック及び経路中の論理素子(OR回路)
LSIの各ピンからスキャンアウトされる各検出試験
データとディスク装置30に格納された期待値データと
を比較して信号ディレィの適否を判断する試験制御部1
0とを備える構成である。
前記第5図記載の従来装置と同様に線路活性化部11、
試験データ読取部12を共通して備え、この構成に加え
、被試験体300中のソースラッチ及びターゲットラッ
チで特定される特定線路に対して単一パルスのシングル
パルス信号を出力するパルス発生器20と、前記シング
ルパルス信号に基づいて前記特定線路のソースラッチ、
ターゲットラック及び経路中の論理素子(OR回路)
LSIの各ピンからスキャンアウトされる各検出試験
データとディスク装置30に格納された期待値データと
を比較して信号ディレィの適否を判断する試験制御部1
0とを備える構成である。
次に、上記構成に基づく本実施例装置の動作を第3図に
基づいて第4図記載のプリント配線板300のディレィ
試験を行なう場合を例に説明する。
基づいて第4図記載のプリント配線板300のディレィ
試験を行なう場合を例に説明する。
まず、前記従来装置の動作であるステップ101.10
2(第6図参照)と同様にステップ1.2(第3図)に
おいて、ソースラッチとターゲットラッチとの間の線路
を活性化すると共に、この活性化した線路のソースラッ
チに対してプリント配線板300のクロックラインを介
してパルス発生器20から前記シングルパルス信号を入
力する。
2(第6図参照)と同様にステップ1.2(第3図)に
おいて、ソースラッチとターゲットラッチとの間の線路
を活性化すると共に、この活性化した線路のソースラッ
チに対してプリント配線板300のクロックラインを介
してパルス発生器20から前記シングルパルス信号を入
力する。
前記活性化されたソースラッチ及びターゲットラッチ間
の特定線路中のLSIの出力ピン等からの総ての検出試
験データを試験データ読取部12からスキャンアウトす
る(ステップ3)。このスキャンアウトされた総ての検
出試験データと予めディスク装置30に格納された各々
に対応する期待値データとを試験制御部10で比較して
信号ディレィの適否を判断する(ステップ4)。
の特定線路中のLSIの出力ピン等からの総ての検出試
験データを試験データ読取部12からスキャンアウトす
る(ステップ3)。このスキャンアウトされた総ての検
出試験データと予めディスク装置30に格納された各々
に対応する期待値データとを試験制御部10で比較して
信号ディレィの適否を判断する(ステップ4)。
前記ステップ4で信号ディレィが「不良」と判断された
場合には、対象となった特定線路におけるピンネット番
号、LSIの名称、FFの割付アドレス等の各種データ
を試験制御部10の制御に基づいてディスク装置30の
特定領域に格納する(ステップ5)。
場合には、対象となった特定線路におけるピンネット番
号、LSIの名称、FFの割付アドレス等の各種データ
を試験制御部10の制御に基づいてディスク装置30の
特定領域に格納する(ステップ5)。
さらに、前記ステップ5て特定線路の各種データの格納
が終了した場合、又は前記ステップ4で信号ディレィが
「良」と判断された場合には、前記ステップ1において
活性化された同一の特定線路に対してパルス発生器20
からシングルパルス信号を入力する(ステップ6)。
が終了した場合、又は前記ステップ4で信号ディレィが
「良」と判断された場合には、前記ステップ1において
活性化された同一の特定線路に対してパルス発生器20
からシングルパルス信号を入力する(ステップ6)。
前記シングルパルス信号が入力された特定線路のターゲ
ットラッチからの検出試験データを試験データ読取部1
2てスキャンアウトし、この検出試験データを試験制御
部10に出力する(ステップ7)。この試験制御部10
は検出試験データを前記ディスク装置30に格納された
対応する期待値データと比較して信号ディレィの適否を
判断する(ステップ8) このステップ8において「不
良」と判断された場合には、対象となった特定線路にお
けるピ・ン番号等の各種データをディスク装置30の特
定領域に格納する(ステップ9)。
ットラッチからの検出試験データを試験データ読取部1
2てスキャンアウトし、この検出試験データを試験制御
部10に出力する(ステップ7)。この試験制御部10
は検出試験データを前記ディスク装置30に格納された
対応する期待値データと比較して信号ディレィの適否を
判断する(ステップ8) このステップ8において「不
良」と判断された場合には、対象となった特定線路にお
けるピ・ン番号等の各種データをディスク装置30の特
定領域に格納する(ステップ9)。
前記ステップ9で特定線路の各種データの格納が終了し
た場合、又は前記ステップ8で信号ディレィが「良」と
判断された場合には、計算機100でプリント配線板3
00の入出力端子の組合せにより分けられる各種パター
ンについて終了したか否かを判断する(ステップ10)
。このステップ10で全パターンが終了した場合には試
験動作は終了し、終了していない場合には前記ステップ
1に戻り、再度全パターンが終了するまで実行する。
た場合、又は前記ステップ8で信号ディレィが「良」と
判断された場合には、計算機100でプリント配線板3
00の入出力端子の組合せにより分けられる各種パター
ンについて終了したか否かを判断する(ステップ10)
。このステップ10で全パターンが終了した場合には試
験動作は終了し、終了していない場合には前記ステップ
1に戻り、再度全パターンが終了するまで実行する。
以上にように、特定線路における線路活性化の試験デー
タが1度目のシングルパルスによって各FFに正常にセ
ットされたか否から検査しているので、例えばテストデ
ータ作成膜りによりFFIに正しくスキャンインされな
かった場合には特定線路の活性化が正しくなされていな
いことによる誤った検出結果に基づく信号ディレィの誤
判断がなくなる。
タが1度目のシングルパルスによって各FFに正常にセ
ットされたか否から検査しているので、例えばテストデ
ータ作成膜りによりFFIに正しくスキャンインされな
かった場合には特定線路の活性化が正しくなされていな
いことによる誤った検出結果に基づく信号ディレィの誤
判断がなくなる。
また、擬似的に最小(レーシング)ディレィ性能テスト
を行っているので、伝送路がレーシング不良を起してい
た場合でも、擬似的に最小(レーシング)ディレィ性能
テストを最大(オーバー)ディレィ性能テスト用データ
を用いて実施しているので、レーシング不良だと判断で
きる。
を行っているので、伝送路がレーシング不良を起してい
た場合でも、擬似的に最小(レーシング)ディレィ性能
テストを最大(オーバー)ディレィ性能テスト用データ
を用いて実施しているので、レーシング不良だと判断で
きる。
(b)本発明の他の実施例
前記実施例においてはLSIを搭載したプリント配線3
00を試験する構成としたが、他の論理素子又は記憶素
子の配線板を試験する構成とすることもできる。
00を試験する構成としたが、他の論理素子又は記憶素
子の配線板を試験する構成とすることもできる。
また、前記実施例においては二度目のシングルパルスの
入力により検出される試験データをターゲットラッチか
らスキャンアトに限り試験データ読取部12で検出して
試験制御部10で期待値デ−夕と比較判断する構成とし
たが、前記試験データ読取部12でソースラッチ及びタ
ーゲットラッチ間の特定線路中のLSIの出力ピン等か
らの総ての検出試験データをスキャンアウトし、このス
キャンアウトされた総ての検出試験データを試験制御部
10で対応する各期待値データと比較して信号ディレィ
を判断する構成とすることもできる。
入力により検出される試験データをターゲットラッチか
らスキャンアトに限り試験データ読取部12で検出して
試験制御部10で期待値デ−夕と比較判断する構成とし
たが、前記試験データ読取部12でソースラッチ及びタ
ーゲットラッチ間の特定線路中のLSIの出力ピン等か
らの総ての検出試験データをスキャンアウトし、このス
キャンアウトされた総ての検出試験データを試験制御部
10で対応する各期待値データと比較して信号ディレィ
を判断する構成とすることもできる。
この場合には各シングルパルスにより変化する特定線路
間総てについて信号ディレィを判断できることとなり、
さらに試験結果の信頼性を向上させることができる。
間総てについて信号ディレィを判断できることとなり、
さらに試験結果の信頼性を向上させることができる。
以上にように本発明においては、単一パルスのシングル
パルス信号を特定線路に入力し、この特定線路の経路中
における経由ピンの出力を検査することにより、−度の
試験実行により特定線路における経路総てに亘って信号
ディレィの障害解析を自動的に行なうこときなり、電気
回路全体の信号ディレィ性能を高精度に短時間で検出す
ることがてきるという効果を有する。このように、疑似
的に最小ディレィチエツクを実行して経由する各ピンの
データを読みだすようにし、最大ディレィ用データを用
いて最小ディレィテストと経由する論理素子等が正しく
活性化されているかチエツクをしている。従って、テス
トデータ作成ミスにより経由ピンが活性化されていない
場合やレーシング不用の場合も、この処理により発見で
きるという効果を有する。
パルス信号を特定線路に入力し、この特定線路の経路中
における経由ピンの出力を検査することにより、−度の
試験実行により特定線路における経路総てに亘って信号
ディレィの障害解析を自動的に行なうこときなり、電気
回路全体の信号ディレィ性能を高精度に短時間で検出す
ることがてきるという効果を有する。このように、疑似
的に最小ディレィチエツクを実行して経由する各ピンの
データを読みだすようにし、最大ディレィ用データを用
いて最小ディレィテストと経由する論理素子等が正しく
活性化されているかチエツクをしている。従って、テス
トデータ作成ミスにより経由ピンが活性化されていない
場合やレーシング不用の場合も、この処理により発見で
きるという効果を有する。
また、オペレータの試験動作を介することなく信号ディ
レィの障害解析を自動的に行なうことができるため、正
確且つ均一な試験結果が得られるという効果を有する。
レィの障害解析を自動的に行なうことができるため、正
確且つ均一な試験結果が得られるという効果を有する。
第1図は本発明の原理説明図、
第2図は本発明の一実施例概略構成ブロック図、第3図
は第2図記載実施例の動作フローチャート、 第4図は被試験体の一例のプリント配線板回路図、 第5図は従来の線路ディレィ試験装置の概略構成ブロッ
ク図、 第6図は従来の線路ディレィ試験装置の動作フローチャ
ート、 第7図は従来の線路ディレィ試験装置の動作タイミング
チャートを示す。 1・・・パルス信号発生手段 2・・・検出値比較手段 3・・・期待値データ記憶手段 4・・・線路活性化手段 5・・・電気回路 10・・・試験制御部 11・・・線路活性化部 11a・・・スキャンインプット(S I)部11b・
・・プライマリインプット(PI)部12・・・試験デ
ータ読取部 12a・・・プライマリアウトプット(PO)部12b
・・・スキャンアウトプット(S O)部14・・・I
F ・・パルス発生器 ・・・ダブルパルス発生器 0・・・ディスク装置
は第2図記載実施例の動作フローチャート、 第4図は被試験体の一例のプリント配線板回路図、 第5図は従来の線路ディレィ試験装置の概略構成ブロッ
ク図、 第6図は従来の線路ディレィ試験装置の動作フローチャ
ート、 第7図は従来の線路ディレィ試験装置の動作タイミング
チャートを示す。 1・・・パルス信号発生手段 2・・・検出値比較手段 3・・・期待値データ記憶手段 4・・・線路活性化手段 5・・・電気回路 10・・・試験制御部 11・・・線路活性化部 11a・・・スキャンインプット(S I)部11b・
・・プライマリインプット(PI)部12・・・試験デ
ータ読取部 12a・・・プライマリアウトプット(PO)部12b
・・・スキャンアウトプット(S O)部14・・・I
F ・・パルス発生器 ・・・ダブルパルス発生器 0・・・ディスク装置
Claims (1)
- 【特許請求の範囲】 1、電気回路(5)中のソースラッチ及びターゲットラ
ッチで特定される特定線路に対して単一パルスのシング
ルパルス信号を出力するパルス信号発生手段(1)と、 前記シングルパルス信号に基づいて前記特定線路のター
ゲットラッチから出力されると共に、特定線路中におけ
る回路素子の出力ピンから出力される各検出値データを
、予め期待値データ記憶手段(3)に格納された期待値
データと比較する検出比較手段(2)とを備え、 前記比較結果に基づいて特定線路における信号ディレイ
の適否を判断することを 特徴とする線路ディレイ試験装置。 2、前記請求項1記載の線路ディレイ試験装置において
、 前記パルス信号発生手段(1)から出力されるシングル
パルス信号に基づいて検出される各検出値データを前記
期待値比較手段(2)で比較した後、再度前記パルス信
号発生手段(1)からシングルパルス信号を前記特定線
路に出力し、この再度のシングルパルス信号に基づいて
検出される各検出値データのうち少なくとも特定線路タ
ーゲットラッチから出力される検出値データを前記期待
値比較手段(2)で検出されることを 特徴とする線路ディレイ試験装置。 3、前記請求項1記載の線路ディレイ試験装置において
、 前記電気回路(5)中における複数経路の線路のうち特
定の線路を選択して活性化する線路活性化手段(4)を
備えることを 特徴とする線路ディレイ試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2251251A JPH04128661A (ja) | 1990-09-19 | 1990-09-19 | 線路ディレイ試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2251251A JPH04128661A (ja) | 1990-09-19 | 1990-09-19 | 線路ディレイ試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04128661A true JPH04128661A (ja) | 1992-04-30 |
Family
ID=17219988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2251251A Pending JPH04128661A (ja) | 1990-09-19 | 1990-09-19 | 線路ディレイ試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04128661A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08201481A (ja) * | 1995-01-27 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 半導体集積回路 |
JPH09281186A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 遅延時間特性測定回路 |
JP2003043109A (ja) * | 2001-07-30 | 2003-02-13 | Nec Corp | 半導体集積回路装置及びその試験装置 |
-
1990
- 1990-09-19 JP JP2251251A patent/JPH04128661A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08201481A (ja) * | 1995-01-27 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 半導体集積回路 |
JPH09281186A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 遅延時間特性測定回路 |
JP2003043109A (ja) * | 2001-07-30 | 2003-02-13 | Nec Corp | 半導体集積回路装置及びその試験装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6505317B1 (en) | System and method for testing signal interconnections using built-in self test | |
US5189365A (en) | Method of locating a fault in a logic IC device | |
JP3893238B2 (ja) | 半導体記憶装置の不良解析装置 | |
US5583787A (en) | Method and data processing system for determining electrical circuit path delays | |
JPH11271406A (ja) | 集積回路を試験するデバイスの構成要素の許容差を試験する装置 | |
US5487074A (en) | Boundary scan testing using clocked signal | |
US7137083B2 (en) | Verification of integrated circuit tests using test simulation and integrated circuit simulation with simulated failure | |
JP2680259B2 (ja) | 自動開放検出方法 | |
JP2008170444A (ja) | 集積回路 | |
WO2007113940A1 (ja) | 半導体検査装置 | |
US20030079165A1 (en) | Effective use of parallel scan for identically instantiated sequential blocks | |
KR100329253B1 (ko) | 스캔테스트장치 | |
JP2001255356A (ja) | 半導体集積回路のテストパターン生成方法及びテスト方法 | |
JPH04128661A (ja) | 線路ディレイ試験装置 | |
JPH0843494A (ja) | 電子回路 | |
JPH04127072A (ja) | 線路ディレイ試験装置 | |
JPH03211481A (ja) | Lsiテスト回路 | |
JPH11295389A (ja) | ディジタル部品実装試験装置 | |
JP3180303B2 (ja) | プリント板における論理素子間接続状態の診断方法 | |
JP2669400B2 (ja) | 可動式プローブ型試験機 | |
JPH11295393A (ja) | 半導体試験用プログラムのデバッグ装置 | |
CN112328502A (zh) | 一种高覆盖率的数据处理模块测试方法和装置 | |
JPS6210833Y2 (ja) | ||
JPH0416782A (ja) | Lsi試験方法とその試験装置 | |
JP2001208807A (ja) | 複数のスロットを持つボードの検査方式 |