JPH05145383A - Logic analyzer - Google Patents

Abstract

PURPOSE:To detect a serial data signal such as serial communication data as a trigger signal. CONSTITUTION:Parallel data resulting from converting serial data with a shift register A and trigger information latch data from a trigger information latch register C are compared by a comparator B and when a trigger enable signal is in existence, the comparison output is enabled through a trigger enable gate E. A trigger latch gate F outputs a trigger detection signal while being synchronously with an external clock in the enable state.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ディジタル信号の論
理レベルをクロック毎に検出した後、時系列的にメモリ
に記憶し、解析するロジックアナライザに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic analyzer for detecting a logic level of a digital signal for each clock, storing it in a memory in time series, and analyzing it.

【０００２】[0002]

【従来の技術】図４は例えば技術雑誌「エレクトロニク
ス」，オーム社，第２７巻，第１２号，１１７７〜１１
８８頁に示された従来のロジックアナライザを示すブロ
ック図であり、図において、１１はロジックアナライ
ザ、１０はロジックアナライザ１１によりその動作履歴
が解析される情報処理装置（以下、解析対象装置とい
う）である。この解析対象装置１０からは、その動作状
態を示すデータとして、アドレス情報，データ情報，コ
ントロール信号，ステート信号，エラー情報等の解析対
象信号Ｓ１０が出力されて、これらがロジックアナライ
ザ１１に取り込まれる。2. Description of the Related Art FIG. 4 shows, for example, a technical magazine "Electronics", Ohmsha, Vol. 27, No. 12, 1177-11.
FIG. 89 is a block diagram showing a conventional logic analyzer shown on page 88, in which 11 is a logic analyzer, and 10 is an information processing apparatus whose operation history is analyzed by the logic analyzer 11 (hereinafter referred to as an analysis target apparatus). is there. The analysis target device 10 outputs analysis target signals S10 such as address information, data information, control signals, state signals, and error information as data indicating the operating state thereof, and these are captured by the logic analyzer 11.

【０００３】また、ロジックアナライザ１１において、
１はコンパレータであり、解析対象信号Ｓ１０の論理レ
ベルを所定の値と比較判定し、比較結果信号Ｓ１をサン
プリング回路２およびクロックジェネレータ３へ出力す
る。そして、サンプリング回路２は比較結果信号Ｓ１を
サンプリングして入力データＳ２を得て、これをトリガ
ジェネレータ４およびメモリ回路６へ出力する。Further, in the logic analyzer 11,
Reference numeral 1 denotes a comparator, which compares and determines the logic level of the analysis target signal S10 with a predetermined value, and outputs the comparison result signal S1 to the sampling circuit 2 and the clock generator 3. Then, the sampling circuit 2 samples the comparison result signal S1 to obtain the input data S2, and outputs this to the trigger generator 4 and the memory circuit 6.

【０００４】一方、クロックジェネレータ３はコンパレ
ータ１から与えられた比較結果信号Ｓ１のうち、外部ク
ロックに相当する信号と、後述するデータ処理制御部７
から与えられる内部クロックＳ３７ａおよびクロック設
定情報Ｓ３７ｂとにもとづいて、クロックＳ３を生成す
る。このクロックＳ３はサンプリング回路２およびトリ
ガジェネレータ４に与えられる。On the other hand, the clock generator 3 includes a signal corresponding to an external clock in the comparison result signal S1 given from the comparator 1 and a data processing control unit 7 which will be described later.
The clock S3 is generated based on the internal clock S37a and the clock setting information S37b given by This clock S3 is given to the sampling circuit 2 and the trigger generator 4.

【０００５】また、トリガジェネレータ４はサンプリン
グ回路２によりサンプリングされた入力データＳ２，ク
ロックＳ３およびデータ処理制御部７から出力されるト
リガトレース設定情報Ｓ４７とにもとづいて、トリガお
よびトレース条件の設定判定を行い、この結果としての
書き込み信号Ｓ４ａおよびトレースストップ信号Ｓ４ｂ
を、メモリコントロール回路５へ出力する。The trigger generator 4 determines the setting of the trigger and the trace condition based on the input data S2 sampled by the sampling circuit 2, the clock S3, and the trigger trace setting information S47 output from the data processing controller 7. And the resulting write signal S4a and trace stop signal S4b.
Is output to the memory control circuit 5.

【０００６】このメモリコントロール回路５はトリガジ
ェネレータ４から与えられた各信号Ｓ４ａ，Ｓ４ｂおよ
びデータ処理制御部７から与えられるトリガストップデ
ィレイ情報Ｓ５７等にもとづいて、内蔵のアドレスカウ
ンタによりメモリ回路６のアドレス情報Ｓ５ａ，リード
／ライト情報Ｓ５ｂ等を生成する。The memory control circuit 5 uses the built-in address counter to address the memory circuit 6 based on the signals S4a and S4b provided from the trigger generator 4 and the trigger stop delay information S57 provided from the data processing control section 7. Information S5a, read / write information S5b, etc. are generated.

【０００７】また、メモリ回路６はサンプリング回路２
によりサンプリングされた出力データＳ２をアドレス情
報Ｓ５ａ，リード／ライト情報Ｓ５ｂ等に従って格納
し、また、データ処理制御部７へメモリデータＳ６を出
力する。そして、このデータ処理制御部７はメモリ回路
６からメモリデータＳ６を読み出して加工し、タイミン
グチャートあるいは逆アセンブルリスト等の形として、
解析対象装置１０の動作状態を表す情報をＣＲＴディス
プレイ９に表示させる機能を有する。Further, the memory circuit 6 is a sampling circuit 2
The output data S2 sampled by is stored according to the address information S5a, the read / write information S5b, etc., and the memory data S6 is output to the data processing control unit 7. Then, the data processing control unit 7 reads the memory data S6 from the memory circuit 6 and processes it, and forms it in the form of a timing chart or a disassemble list.
It has a function of displaying information indicating the operating state of the analysis target device 10 on the CRT display 9.

【０００８】また、このデータ処理制御部７はメモリデ
ータＳ６をそのまま、または加工して外部装置やフロッ
ピーディスク等の補助記憶装置等とのインタフェース機
能を持ち、さらにクロックジェネレータ３，トリガジェ
ネレータ４，メモリコントロール回路５に対してそれぞ
れクロック設定情報Ｓ３７ｂ，トリガトレース設定情報
Ｓ４７，トリガストップディレイ情報Ｓ５７等の設定情
報を与える。The data processing control unit 7 has an interface function with an external device or an auxiliary storage device such as a floppy disk by directly or processing the memory data S6, and further has a clock generator 3, a trigger generator 4 and a memory. Setting information such as clock setting information S37b, trigger trace setting information S47, and trigger stop delay information S57 is given to the control circuit 5, respectively.

【０００９】また、８はデータ処理制御部７への設定条
件や制御情報Ｓ７を与えるキーボード、９は表示装置と
してのＣＲＴディスプレイである。Reference numeral 8 is a keyboard for giving setting conditions and control information S7 to the data processing control section 7, and 9 is a CRT display as a display device.

【００１０】次に動作について説明する。ロジックアナ
ライザ１１は、一般に、ハードウェア解析を目的とする
ロジックタイミングアナライザとソフトウェアのモニタ
を主に行うロジックステートアナライザの２種の機能を
有している。どちらもハードウェア構成は殆ど同様であ
るが、以下では、ロジックタイミングアナライザとして
の動作説明を行う。Next, the operation will be described. The logic analyzer 11 generally has two types of functions: a logic timing analyzer for the purpose of hardware analysis and a logic state analyzer mainly for monitoring software. Both have almost the same hardware configuration, but the operation as a logic timing analyzer will be described below.

【００１１】まず、解析対象装置１０のアドレス情報，
データ情報，コントロール信号、ステート信号，エラー
情報等の解析対象信号Ｓ１０は、コンパレータ１におい
て、論理レベル、すなわちハイレベルであるかローレベ
ルであるかの区別が判定され、比較結果信号Ｓ１として
サンプリング回路２に入力される。First, the address information of the analysis target device 10,
The analysis target signal S10 such as data information, control signal, state signal, error information, etc. is judged in the comparator 1 as to its logical level, that is, whether it is high level or low level, and the sampling circuit is used as the comparison result signal S1. Entered in 2.

【００１２】また、クロックジェネレータ３は比較結果
信号Ｓ１の入力により予めデータ処理制御部７から与え
られているクロック設定情報Ｓ３７ｂ等により、内部ク
ロックＳ３７ａを分周し、クロックＳ３を生成してサン
プリング回路２およびトリガジェネレータ４に送出す
る。さらに、サンプリング回路２は入力データＳ１をサ
ンプリングした後、メモリ回路６へ入力データＳ２を出
力するとともに、一部の入力データをトリガジェネレー
タ４に入力し、予め与えられているトリガトレース設定
情報Ｓ４７により設定されているトリガトレース条件と
比較し、書き込み信号Ｓ４ａおよびトレースストップ信
号Ｓ４ｂを生成して、メモリコントロール回路５に与え
ている。Further, the clock generator 3 divides the internal clock S37a by the clock setting information S37b or the like given in advance from the data processing control unit 7 by the input of the comparison result signal S1, and generates the clock S3 to generate the sampling circuit. 2 and trigger generator 4. Further, the sampling circuit 2 outputs the input data S2 to the memory circuit 6 after sampling the input data S1 and inputs a part of the input data to the trigger generator 4, and the trigger trace setting information S47 is given in advance. The write signal S4a and the trace stop signal S4b are generated by comparison with the set trigger trace condition and are given to the memory control circuit 5.

【００１３】メモリコントロール回路５はデータ処理制
御部７から与えられて書き込みモード，トリガストップ
ディレイ情報Ｓ５７にもとづいて書き込みモードおよび
トリガストップディレイが設定されており、これに従っ
て、このメモリコントロール回路５は書き込みクロック
が入力されるタイミングで、内部のアドレスカウンタを
インクリメントして、メモリ回路６へのアドレス情報Ｓ
５ａ，リード／ライト情報Ｓ５ｂを生成し、メモリ回路
６に与える。The memory control circuit 5 is given the write mode and the trigger stop delay based on the write mode and the trigger stop delay information S57 given from the data processing control section 7, and accordingly, the memory control circuit 5 writes the data. At the timing when the clock is input, the internal address counter is incremented, and the address information S to the memory circuit 6 is sent.
5a, read / write information S5b is generated and given to the memory circuit 6.

【００１４】このため、メモリ回路６には、サンプリン
グ回路２からの出力情報である入力データＳ２を書き込
みデータとし、アドレス情報Ｓ５ａ，リード／ライト情
報Ｓ５ｂに従ってデータが書き込まれる。また、メモリ
回路６のメモリ容量が動作のＮステップで埋まってしま
うと、Ｎ＋１のステップからは、メモリ回路６の書き込
み開始アドレスから上書きするように、メモリコントロ
ール回路５が制御動作する。このようにして、解析対象
装置１０の内部情報は、無限ループで書き込まれてい
く。Therefore, the input data S2, which is the output information from the sampling circuit 2, is used as the write data in the memory circuit 6, and the data is written according to the address information S5a and the read / write information S5b. Further, when the memory capacity of the memory circuit 6 is filled in N steps of the operation, the memory control circuit 5 performs a control operation so as to overwrite from the write start address of the memory circuit 6 from the step of N + 1. In this way, the internal information of the analysis target device 10 is written in an infinite loop.

【００１５】ここで、もし、解析対象装置１０の内部情
報で、トリガジェネレータ４に設定されているトリガ条
件と合致する情報があらわれた場合には、メモリコント
ロール回路５がトリガジェネレータ４からのトレースス
トップ信号Ｓ４ｂにより、その時点から、メモリコント
ロール回路５に設定されたディレイ数分，メモリ回路６
にデータを書き込み、以後はデータの書き込みを停止す
る。Here, if the internal information of the analysis target device 10 shows information that matches the trigger condition set in the trigger generator 4, the memory control circuit 5 causes the trace stop from the trigger generator 4. By the signal S4b, from that point onward, the number of delays set in the memory control circuit 5 is increased by as much as the memory circuit 6
The data is written in and the data writing is stopped thereafter.

【００１６】よって、メモリ回路６には、トレーススト
ップがかけられた時点を基準として、時系列的に、それ
以後は所定のディレイに相当する量だけ、またそれ以前
はメモリ回路６の容量からディレイ数を差し引いた量だ
け格納されることになる。Therefore, the memory circuit 6 is delayed from the time when the trace stop is applied in time series, by an amount corresponding to a predetermined delay after that, and from the capacity of the memory circuit 6 before that. Only the amount less the number will be stored.

【００１７】また、メモリ回路６に格納された情報、す
なわち、解析対象装置１０の内部動作履歴は、後でデー
タ処理制御部７からリードモード，設定情報，読み出し
信号，トリガストップディレイ情報Ｓ５７をメモリコン
トロール回路５に与えることにより、メモリデータＳ６
として順次読み出される。そして、データ処理制御部７
は読み出したメモリデータＳ６を所定の手順に従って解
析加工し、ＣＲＴディスプレイ９に表示する。このた
め、表示された内容によって解析対象装置１０の内部動
作履歴を知ることができる。Further, the information stored in the memory circuit 6, that is, the internal operation history of the analysis target device 10, is used to store the read mode, setting information, read signal, and trigger stop delay information S57 from the data processing control unit 7 later. By giving to the control circuit 5, the memory data S6
Are sequentially read. Then, the data processing control unit 7
Analyzes the read memory data S6 according to a predetermined procedure and displays it on the CRT display 9. Therefore, the internal operation history of the analysis target device 10 can be known from the displayed content.

【００１８】図５はＣＲＴディスプレイ９に表示され
た、ある解析対象装置の動作をトレースした結果を示
し、ここではメモリ回路６内のデータをデータ処理制御
部７により解析加工した場合の、解析対象装置１０の動
作履歴を示してある。すなわち、左に信号名称が表示さ
れ、その右に解析結果がタイミングチャートとして表示
されている。FIG. 5 shows a result of tracing the operation of a certain analysis target device displayed on the CRT display 9. Here, the analysis target when the data in the memory circuit 6 is analyzed and processed by the data processing control unit 7. The operation history of the apparatus 10 is shown. That is, the signal name is displayed on the left and the analysis result is displayed as a timing chart on the right.

【００１９】また、Ｔは予め設定されたトリガ条件を検
出した時点を示し、カーソルＣの時点の論理レベルを、
右端にハイレベルなら｀１´，ローレベルなら｀０´で
表示する。なお、上部に表示したトリガ条件（ＴＲＩＧ
＝）には、ＡＤＲＯ〜３が｀１００１´のときに、ＭＷ
ＴＣがローレベルになる条件を設定したもので、外部よ
り入力されたパラレルデータのトリガ検出を行ってい
る。Further, T indicates the time when a preset trigger condition is detected, and the logic level at the time of cursor C is
"1" is displayed at the right end for high level and "0" for low level. The trigger condition (TRIG
=), When ADRO ~ 3 is "1001 ', MW
The condition for setting TC to low level is set, and trigger detection of parallel data input from the outside is performed.

【００２０】[0020]

【発明が解決しようとする課題】従来のロジックアナラ
イザは以上のように構成されているので、トリガ信号と
しての信号パターンの検出を、パラレルデータに対し実
施することとなり、このため、シリアル通信データなど
のシリアルデータの信号パターンをトリガ信号として検
出することができず、解析対象装置としての通信用大規
模集積回路およびその周辺回路の内部動作履歴の不具合
解析や動作解析を行うことが困難であるなどの問題点が
あった。Since the conventional logic analyzer is constructed as described above, the detection of the signal pattern as the trigger signal is carried out on the parallel data. Therefore, the serial communication data etc. Since the signal pattern of the serial data cannot be detected as the trigger signal, it is difficult to analyze the internal operation history of the large-scale integrated circuit for communication as the analysis target device and its peripheral circuits, and analyze the operation. There was a problem.

【００２１】この発明は上記のような問題点を解消する
ためになされたものであり、従来のハードウェア構成を
一部変更することで、シリアル通信データ等のシリアル
データの信号パターンをトリガ信号として検出すること
ができるロジックアナライザを得ることを目的とする。The present invention has been made to solve the above problems, and by partially changing the conventional hardware configuration, a signal pattern of serial data such as serial communication data is used as a trigger signal. The purpose is to obtain a logic analyzer that can detect.

【００２２】[0022]

【課題を解決するための手段】この発明に係るロジック
アナライザは、被解析対象からのシリアルデータを外部
クロックのタイミングでパラレルデータに変換するシフ
トレジスタと、該シフトレジスタが出力するパラレルデ
ータとトリガ情報ラッチレジスタが出力するトリガ情報
ラッチデータとを比較し、ビット使用／不使用情報をト
リガ条件とする信号を出力するコンパレータと、該コン
パレータからのトリガ出力を外部から与えられるトリガ
イネーブル信号の有るとき許可するトリガ許可ゲートと
を設け、トリガラッチゲートに、該トリガ許可ゲートか
らの出力を受けて、外部クロックと同期をとりながらト
リガ検出信号を出力させるようにしたものである。A logic analyzer according to the present invention comprises a shift register for converting serial data from an object to be analyzed into parallel data at the timing of an external clock, parallel data output by the shift register and trigger information. Allows when there is a comparator that compares the trigger information latch data output from the latch register and outputs a signal that uses bit use / non-use information as the trigger condition, and the trigger output from this comparator when the trigger enable signal is given externally. And a trigger enable gate for receiving the output from the trigger enable gate and outputting a trigger detection signal in synchronization with an external clock.

【００２３】[0023]

【作用】この発明におけるシフトレジスタは、シリアル
通信データなどのシリアルデータをパラレルデータに変
換し、このパラレルデータを予めトリガ情報ラッチレジ
スタに用意してあるトリガ情報ラッチデータとコンパレ
ータで比較し、一致した場合には、トリガ検出信号を出
力させることにより、被解析対象の不具合や動作の解析
を実施可能にする。In the shift register according to the present invention, serial data such as serial communication data is converted into parallel data, and the parallel data is compared with the trigger information latch data prepared in advance in the trigger information latch register by the comparator, and they are in agreement. In this case, by outputting the trigger detection signal, it is possible to analyze the failure or operation of the analysis target.

【００２４】[0024]

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、ＡはシリアルデータＳ
１０１を外部クロックＳ１０２のタイミングでシフトす
るシフトレジスタ、Ｃはトリガ情報ラッチレジスタ、Ｄ
は使用／不使用ビットラッチレジスタ、Ｂは予め各トリ
ガ情報ラッチレジスタＣおよび使用／不使用ビットラッ
チレジスタＤでそれぞれ設定されたトリガ情報およびビ
ット使用／不使用情報によりデータの一致検出を行うコ
ンパレータである。EXAMPLES Example 1. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, A is serial data S
101 is a shift register for shifting 101 at the timing of the external clock S102, C is a trigger information latch register, D
Is a used / unused bit latch register, and B is a comparator for detecting data coincidence based on the trigger information and the bit used / unused information set in advance in each trigger information latch register C and used / unused bit latch register D. is there.

【００２５】また、Ｅはトリガ許可ゲートで、これによ
りトリガ情報がイネーブルかどうかをチェックし、イネ
ーブルであればトリガラッチゲートＦにその情報をラッ
チさせる。Ｓ１１４はトリガ検出信号としての最終出力
である。Further, E is a trigger enable gate, which checks whether or not the trigger information is enabled, and if enabled, causes the trigger latch gate F to latch the information. S114 is the final output as a trigger detection signal.

【００２６】図２は上記コンパレータＢの詳細を示す回
路図であり、Ｇは信号Ｓ１０３，Ｓ１０５を２入力とす
るアンドゲート、Ｈは信号Ｓ１０４，Ｓ１０５を２入力
とするアンドゲート、Ｉは各アンドゲートＧ，Ｈの２出
力を入力とするイクスクルシブオアゲート、Ｊは各ソー
スの図示しないイクスクルシブオアゲートの出力ととも
に、上記イクスクルシブオアゲートＩの出力を入力する
ナンドゲートで、このナンドゲートＪの出力はトリガ許
可ゲートＥに入力されるようになっている。FIG. 2 is a circuit diagram showing the details of the comparator B. G is an AND gate having two signals S103 and S105, H is an AND gate having two signals S104 and S105, and I is each AND. An exclusive OR gate that receives the two outputs of the gates G and H, and J is a NAND gate that inputs the output of the above-mentioned exclusive OR gate I together with the output of the exclusive OR gate (not shown) of each source. The output of this NAND gate J Is input to the trigger permission gate E.

【００２７】次に動作について説明する。まず、シフト
レジスタＡは図示しない解析対象装置により入力された
シリアルデータＳ１０１を、このシリアルデータＳ１０
１に同期した外部クロックＳ１０２の立ち上がりのタイ
ミングで順次シフトし、トリガ情報と比較するための信
号Ｓ１０３をパラレルデータとして生成する。Next, the operation will be described. First, the shift register A converts the serial data S101 input by the analysis target device (not shown) into the serial data S10.
The external clock S102 synchronized with 1 is sequentially shifted at the rising timing, and a signal S103 for comparison with the trigger information is generated as parallel data.

【００２８】一方、シフトレジスタＡとともにロジック
アナライザのデータ処理制御部を構成するトリガ情報ラ
ッチレジスタＣでは、予め指定されたｎビット数分のト
リガ情報Ｓ１０６をラッチ信号Ｓ１０７でラッチし、ま
た、使用／不使用ビットラッチレジスタＤではビット使
用／不使用情報Ｓ１０９をラッチ信号Ｓ１１０にてラッ
チし、上記シフトレジスタＡからのパラレルデータと比
較するための信号Ｓ１０４，Ｓ１０５をそれぞれ出力す
る。On the other hand, the trigger information latch register C, which constitutes the data processing control unit of the logic analyzer together with the shift register A, latches the trigger information S106 of a predetermined number of n bits by the latch signal S107, and the use / use The unused bit latch register D latches the bit used / unused information S109 with a latch signal S110 and outputs signals S104 and S105 for comparison with the parallel data from the shift register A, respectively.

【００２９】このため、コンパレータＢではパラレルデ
ータＳ１０３とトリガ情報ラッチデータである信号Ｓ１
０４とを比較し、全ビットが一致すれば、図３に示すよ
うに信号Ｓ１１８をローレベルにする。ここで、使用／
不使用情報がローレベル（不使用状態）であれば、コン
パレータＢ内部のゲート出力Ｓ１１５，Ｓ１１６を強制
的にローレベルにし、対応したビットは一致した状態と
なり、従って、ゲート出力Ｓ１１７はハイレベルとな
る。Therefore, in the comparator B, the parallel data S103 and the signal S1 which is the trigger information latch data are used.
04, and if all the bits match, the signal S118 is set to low level as shown in FIG. Where used /
If the unused information is at a low level (unused state), the gate outputs S115 and S116 inside the comparator B are forcibly set to a low level, and the corresponding bits are in a matched state. Become.

【００３０】つまり、使用／不使用情報Ｓ１０９はビッ
ト単位で設定でき、そのビットをトリガ条件からはずし
たい場合は、対応する使用／不使用の信号Ｓ１０５のビ
ットを｀Ｌ´にすることで達成できる。In other words, the use / non-use information S109 can be set in bit units, and if it is desired to remove the bit from the trigger condition, it can be achieved by setting the bit of the corresponding use / non-use signal S105 to "L '". ..

【００３１】また、トリガ許可ゲートＥは外部より与え
られたトリガイネーブル信号Ｓ１１２がイネーブル状態
（ハイレベル状態）であるときのみトリガ出力を許可
し、トリガラッチゲートＦにデータＳ１１３を与える。
このため、トリガラッチゲートＦでは、再度外部クロッ
クＳ１０２と同期をとり、トリガ検出信号Ｓ１１４を出
力する。そして、各レジスタＣ，Ｄは初期化信号Ｓ１１
１にてリセットされる。The trigger enable gate E permits the trigger output only when the externally applied trigger enable signal S112 is in the enabled state (high level state), and provides the trigger latch gate F with the data S113.
Therefore, the trigger latch gate F outputs the trigger detection signal S114 again in synchronization with the external clock S102. Then, each of the registers C and D has an initialization signal S11.
It is reset by 1.

【００３２】図３はこのようなハードウエアの動作をタ
イミングチャートで示したものであり、例として８ビッ
トのシリアルデータＳ１０１を検出するシーケンスを示
しており、｀０１１０１００１´のシリアルデータＳ１
０１が入力された場合、トリガが検出されるように、ト
リガ情報ラッチレジスタＣおよび使用／不使用ビットラ
ッチレジスタＤに情報をラッチした動作となる。FIG. 3 is a timing chart showing the operation of such hardware, and shows a sequence for detecting 8-bit serial data S101 as an example, and the serial data S1 of 01101001 'is shown.
When 01 is input, the information is latched in the trigger information latch register C and the used / unused bit latch register D so that the trigger is detected.

【００３３】すなわち、入力されたシリアルデータＳ１
０１をシフトレジスタＡにてパラレル変換し、｀０１１
０１００１´に変換されたときに、トリガ検出信号Ｓ１
１４をローレベルにしている。そして、このトリガ検出
信号を得て被解析対象の不具合や動作の解析を実施する
ことができる。That is, the input serial data S1
01 is converted to parallel by shift register A, and
When converted to 01001 ', the trigger detection signal S1
14 is at low level. Then, by obtaining this trigger detection signal, it is possible to analyze the defect or operation of the object to be analyzed.

【００３４】[0034]

【発明の効果】以上のように、この発明によれば、被解
析対象からのシリアルデータを外部クロックのタイミン
グでパラレルデータに変換するシフトレジスタと、該シ
フトレジスタが出力するパラレルデータとトリガ情報ラ
ッチレジスタが出力するトリガ情報ラッチデータとを比
較し、ビット使用／不使用情報をトリガ条件とする信号
を出力するコンパレータと、該コンパレータからのトリ
ガ出力を外部から与えられるトリガイネーブル信号の有
るとき許可するトリガ許可ゲートとを設け、トリガラッ
チゲートに、該トリガ許可ゲートからの出力を受けて、
外部クロックと同期をとりながらトリガ検出信号を出力
させるように構成したので、被解析対象から得られたシ
リアルデータをシフトレジスタにてパラレル変換するこ
とにより、トリガ検出を行うことができるようになり、
シリアル通信データを制御する通信用大規模集積回路と
その周辺回路のタイミング解析を容易に実施できるもの
が得られる効果がある。As described above, according to the present invention, a shift register for converting serial data from an object to be analyzed into parallel data at the timing of an external clock, parallel data output by the shift register and a trigger information latch. Comparing with the trigger information latch data output from the register, and permitting the trigger output from the comparator that outputs the signal that uses the bit use / non-use information as the trigger condition and the trigger enable signal that is given from the outside. A trigger permission gate is provided, and the trigger latch gate receives the output from the trigger permission gate,
Since it is configured to output the trigger detection signal in synchronism with the external clock, it becomes possible to perform trigger detection by converting the serial data obtained from the analyzed object into parallel in the shift register.
There is an effect that it is possible to easily obtain a timing analysis of a large-scale integrated circuit for communication controlling serial communication data and its peripheral circuit.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例によるロジックアナライザ
を示すブロック図である。FIG. 1 is a block diagram showing a logic analyzer according to an embodiment of the present invention.

【図２】図１におけるコンパレータの詳細を示す回路図
である。FIG. 2 is a circuit diagram showing details of a comparator in FIG.

【図３】図１のブロック各部の信号波形を示すタイミン
グチャート図である。FIG. 3 is a timing chart showing signal waveforms of respective parts of the block of FIG.

【図４】従来のロジックアナライザを示すブロック図で
ある。FIG. 4 is a block diagram showing a conventional logic analyzer.

【図５】図４の解析対象のトレースデータを示す画面表
示図である5 is a screen display diagram showing the trace data to be analyzed in FIG.

【符号の説明】[Explanation of symbols]

Ａ シフトレジスタ Ｂ コンパレータ Ｃ トリガ情報ラッチレジスタ Ｄ 使用／不使用ビットラッチレジスタ Ｅ トリガ許可ゲート Ｆ トリガラッチゲート A shift register B comparator C trigger information latch register D used / unused bit latch register E trigger enable gate F trigger latch gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 被解析対象からのシリアルデータを外部
クロックのタイミングでパラレルデータに変換するシフ
トレジスタと、予め指定されたビット数分のトリガ情報
をラッチするトリガ情報ラッチレジスタと、ビット使用
／不使用情報をラッチする使用／不使用ビットラッチレ
ジスタと、上記シフトレジスタが出力するパラレルデー
タと上記トリガ情報ラッチレジスタが出力するトリガ情
報ラッチデータとを比較し、上記ビット使用／不使用情
報をトリガ条件とする信号を出力するコンパレータと、
該コンパレータからのトリガ出力を外部から与えられる
トリガイネーブル信号の有るとき許可するトリガ許可ゲ
ートと、該トリガ許可ゲートからの出力を受けて、外部
クロックと同期をとりながらトリガ検出信号を出力する
トリガラッチゲートとを備えたロジックアナライザ。1. A shift register for converting serial data from an object to be analyzed into parallel data at the timing of an external clock, a trigger information latch register for latching trigger information for a predetermined number of bits, and bit use / non-use. The use / non-use bit latch register for latching the use information is compared with the parallel data output from the shift register and the trigger information latch data output from the trigger information latch register, and the bit use / non-use information is used as a trigger condition. A comparator that outputs a signal
A trigger enable gate that allows the trigger output from the comparator when there is a trigger enable signal given from the outside, and a trigger latch that receives the output from the trigger enable gate and outputs a trigger detection signal in synchronization with an external clock. Logic analyzer with gate.