JP2001289882A - Method for measuring digital signal and logic analyzer - Google Patents
Method for measuring digital signal and logic analyzerInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ロジックアナライ
ザに関し、特にロジックアナライザのトリガ検出方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic analyzer and, more particularly, to a method for detecting a trigger of a logic analyzer.
【０００２】[0002]
【従来の技術】電子機器等のディジタル回路のハードウ
ェア検証やソフトウェア検証ではロジックアナライザが
用いられることが多い。2. Description of the Related Art A logic analyzer is often used in hardware verification and software verification of digital circuits such as electronic equipment.
【０００３】図３に示すように、一般的な従来のロジッ
クアナライザ２０は、測定部２１と記録部２３と表示部
２４とトリガ生成部２２を有している。[0003] As shown in FIG. 3, a general conventional logic analyzer 20 has a measuring unit 21, a recording unit 23, a display unit 24, and a trigger generation unit 22.
【０００４】測定部２１は、被測定装置（不図示）に装
着されたプローブ５０からの複数の信号を閾値とサンプ
リング周波数によるタイミングで比較してハイ／ロウを
判定し、記録部２３およびトリガ生成部２２に出力す
る。トリガ生成部２２は、設定されたトリガ条件にした
がって、測定部２１の判定結果の信号の値が所望の値と
一致したタイミングでトリガ信号を出力する。また、所
望の値を複数設け、判定結果の信号とそれら所望の値と
の一致が、所定の順序で発生したときにトリガ信号を出
力するようにトリガ条件を設定することもできる。そし
て、トリガ生成部２２は、測定部２１からの入力信号お
よび外部入力信号とトリガ条件を比較し、一致したとき
にトリガ信号を記録部２３に出力する。記録部２３は、
トリガ信号が入力されたタイミングの後または前後の、
測定部２１からの入力信号の状態を記録する。表示部２
４は、記録部２３に記録されたデータを、波形表示ある
いは１６進数等でステート表示する。A measuring section 21 compares a plurality of signals from a probe 50 mounted on a device under test (not shown) at a timing based on a threshold value and a sampling frequency to determine whether the signal is high or low. Output to the unit 22. The trigger generation unit 22 outputs a trigger signal at a timing when the value of the signal of the determination result of the measurement unit 21 matches a desired value according to the set trigger condition. Alternatively, a plurality of desired values may be provided, and a trigger condition may be set such that a trigger signal is output when a signal of the determination result matches the desired values in a predetermined order. Then, the trigger generation unit 22 compares the trigger signal with the input signal from the measurement unit 21 and the external input signal, and outputs a trigger signal to the recording unit 23 when they match. The recording unit 23
After or before or after the trigger signal is input
The state of the input signal from the measuring unit 21 is recorded. Display 2
Reference numeral 4 denotes a state display of data recorded in the recording unit 23 in a waveform display or a hexadecimal number.
【０００５】ロジックアナライザ２０は、トリガ生成部
２２で入力信号とトリガ条件との一致を検出すると、測
定部２１で測定した信号を記録部２３に記録して停止
し、表示部２４で波形表示あるいはステート表示する。When the trigger generator 22 detects a match between the input signal and the trigger condition, the logic analyzer 20 records the signal measured by the measuring unit 21 in the recording unit 23 and stops. Display the state.
【０００６】例えば、ＣＰＵのアドレスとデータが時分
割に出力されるアドレス・データバスにプローブ５０を
接続し、アドレスがある値Ａ０であり、かつデータがあ
る値Ｂ０であるときのバスサイクルを観測しようとする
とき、従来のロジックアナライザ２０で行う簡単な方法
として、アドレス値Ａを検出し、その後にデータ値Ｂを
検出したら、入力信号の状態を記録して停止するように
トリガ条件を設定する方法がある。For example, the probe 50 is connected to an address / data bus from which the address and data of the CPU are output in a time-division manner, and the bus cycle when the address is a certain value A0 and the data is a certain value B0 is observed. At this time, as a simple method performed by the conventional logic analyzer 20, a trigger condition is set so that when an address value A is detected and then a data value B is detected, the state of an input signal is recorded and the operation is stopped. There is a way.
【０００７】また、他の方法としては、さらに有効デー
タを示す信号をプローブ５０に接続し、アドレス値Ａ０
を検出した後にデータ値Ｂ０を検出せずに、有効データ
を示す信号がアサートされたら（即ち、バスサイクルが
終了したら）、アドレス値Ａ０を待つ状態に戻るように
トリガ条件を設定する方法がある。As another method, a signal indicating valid data is further connected to the probe 50, and the address value A0
There is a method of setting a trigger condition to return to a state of waiting for an address value A0 when a signal indicating valid data is asserted (ie, when a bus cycle is completed) without detecting the data value B0 after detecting the data value B0. .
【０００８】[0008]
【発明が解決しようとする課題】アドレス値Ａ０を検出
した後にデータ値Ｂ０を検出したら、信号を記録するよ
うにトリガ条件を設定する方法では、被測定装置の動作
によっては、アドレス値Ａ０のバスサイクルではデータ
値Ｂ０にならず、その後、アドレス値Ａ０でないバスサ
イクルでデータ値Ｂ０になることが起こりうる。その場
合、ロジックアナライザ２０は、アドレス値Ａ０であり
データ値Ｂ０ないバスサイクルの後に、アドレス値Ａ０
でないバスサイクルでデータ値Ｂ０を検出すると入力信
号の状態を記録して停止してしまうので、本来希望する
トリガ条件のタイミングで記録できない。In the method of setting a trigger condition to record a signal when a data value B0 is detected after detecting an address value A0, a bus of the address value A0 may be used depending on the operation of the device under test. It is possible that the data value does not become B0 in the cycle and then becomes the data value B0 in a bus cycle other than the address value A0. In that case, the logic analyzer 20 outputs the address value A0 after the bus cycle having the address value A0 and no data value B0.
If the data value B0 is detected in a non-bus cycle, the state of the input signal is recorded and stopped, so that recording cannot be performed at the timing of the trigger condition originally desired.
【０００９】データ値Ｂ０を検出せずに有効データを示
す信号がアサートされたら、アドレス値Ａ０を待つ状態
に戻るようにトリガ条件を設定する方法では、有効デー
タを示す信号がアサートされたことによりアドレス値Ａ
０を待つ状態に戻る間に、次のバスサイクルが経過して
しまう場合がある。その場合、次のバスサイクルで入力
信号の状態がトリガ条件と一致しても、ロジックアナラ
イザ２０はそれを検出することができず記録できない。When a signal indicating valid data is asserted without detecting the data value B0, a method for setting a trigger condition so as to return to a state of waiting for the address value A0 is based on the fact that the signal indicating valid data is asserted. Address value A
While returning to the state of waiting for 0, the next bus cycle may elapse. In that case, even if the state of the input signal matches the trigger condition in the next bus cycle, the logic analyzer 20 cannot detect it and cannot record.
【００１０】本発明の目的は、同一タイミングの論理条
件のみでなく前後するタイミングでの信号の値を含むト
リガ条件を自由に設定可能であり、そのトリガ条件と入
力信号の一致を確実に検出するロジックアナライザを提
供することである。SUMMARY OF THE INVENTION It is an object of the present invention to be able to freely set not only a logic condition of the same timing but also a trigger condition including a signal value at a timing before and after the logic condition, and to reliably detect a match between the trigger condition and an input signal. It is to provide a logic analyzer.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明のディジタル信号測定方法は、内部にあるプ
ログラマブルロジックの出力により得られるトリガタイ
ミングでディジタル信号を記録するロジックアナライザ
のためのディジタル信号測定方法であって、プログラマ
ブルロジックの内部回路を設定するステップと、入力信
号と閾値をサンプリング周波数で比較して、入力信号の
ハイ／ロウを順次判定するステップと、プログラマブル
ロジックに判定の結果を入力するステップと、プログラ
マブルロジックの出力に基づくトリガタイミングで判定
の結果を記録するステップを有している。In order to achieve the above object, a digital signal measuring method according to the present invention is provided for a digital analyzer for recording a digital signal at a trigger timing obtained by an output of an internal programmable logic. A signal measuring method, comprising the steps of: setting an internal circuit of a programmable logic; comparing an input signal with a threshold value at a sampling frequency to sequentially determine high / low of the input signal; The method includes a step of inputting and a step of recording a determination result at a trigger timing based on an output of the programmable logic.
【００１２】トリガ条件を自由に設定可能な内部回路
で、前後するタイミングの信号を含むような複雑なトリ
ガ条件を容易に設定することができる。An internal circuit capable of freely setting trigger conditions makes it possible to easily set complicated trigger conditions including signals of preceding and following timings.
【００１３】本発明の他のディジタル信号測定方法は、
内部にあるプログラマブルロジックの出力により得られ
るトリガタイミングでディジタル信号を記録するロジッ
クアナライザのためのディジタル信号測定方法であっ
て、プログラマブルロジックの内部回路を設定するステ
ップと、入力信号と閾値をサンプリング周波数で比較し
て、ハイ／ロウを順次判定するステップと、プログラマ
ブルロジックに判定の結果を入力するステップと、判定
の結果およびプログラマブルロジックの出力が所望のト
リガ条件と一致したときにトリガタイミングを生成する
ステップと、トリガタイミングで判定の結果を記録する
ステップを有している。Another digital signal measuring method of the present invention is as follows.
A digital signal measurement method for a logic analyzer that records a digital signal at a trigger timing obtained by an output of an internal programmable logic, comprising the steps of: setting an internal circuit of the programmable logic; and setting an input signal and a threshold at a sampling frequency. Comparing and sequentially determining high / low; inputting a determination result to the programmable logic; and generating a trigger timing when the determination result and the output of the programmable logic match desired trigger conditions. And recording the result of the determination at the trigger timing.
【００１４】トリガ条件設定のための複雑な処理をプロ
グラマブルロジックで行うので、トリガ条件との一致の
判定のための信号数を減らすことができる。Since the complicated processing for setting the trigger condition is performed by the programmable logic, the number of signals for determining the coincidence with the trigger condition can be reduced.
【００１５】本発明の実施態様によれば、プログラマブ
ルロジックによって得られる信号を外部に出力する。According to the embodiment of the present invention, a signal obtained by the programmable logic is output to the outside.
【００１６】プログラマブルロジックで作成した信号を
外部出力するので、他の測定器等に測定タイミングを与
えることができる。Since the signal created by the programmable logic is output to the outside, the measurement timing can be given to another measuring instrument or the like.
【００１７】本発明のロジックアナライザは、ディジタ
ル信号をトリガタイミングで記録するロジックアナライ
ザであって、入力信号と閾値をサンプリング周波数で比
較して、入力信号のハイ／ロウを順次判定する測定部
と、内部回路が変更可能に設定されており、測定部の判
定結果を内部回路に入力して得られる信号を出力するプ
ログラマブルロジック部と、プログラマブルロジック部
の出力に基づくトリガタイミングで測定部の判定結果を
記録する記録部を有している。The logic analyzer according to the present invention is a logic analyzer for recording a digital signal at a trigger timing, comprising: a measuring unit that compares an input signal with a threshold value at a sampling frequency to sequentially determine high / low of the input signal; The internal circuit is set to be changeable, the programmable logic section outputs the signal obtained by inputting the determination result of the measurement section to the internal circuit, and the measurement result of the measurement section is output at a trigger timing based on the output of the programmable logic section. It has a recording unit for recording.
【００１８】また、本発明の他のロジックアナライザ
は、ディジタル信号をトリガのタイミングで記録するロ
ジックアナライザであって、入力信号と閾値をサンプリ
ング周波数で比較して、入力信号のハイ／ロウを順次判
定する測定部と、内部回路が変更可能に設定されてお
り、測定部の判定結果を内部回路に入力して得られる信
号を出力するプログラマブルロジック部と、測定部の判
定結果およびプログラマブルロジック部の出力が、所望
のトリガ条件と一致したことを通知するトリガ発生部
と、トリガ発生部の通知をトリガタイミングとして、測
定部の判定結果を記録する記録部を有している。Another logic analyzer according to the present invention is a logic analyzer which records a digital signal at a trigger timing. The logic analyzer compares an input signal with a threshold value at a sampling frequency to sequentially determine high / low of the input signal. A programmable logic unit that outputs a signal obtained by inputting the determination result of the measurement unit to the internal circuit, a determination result of the measurement unit, and an output of the programmable logic unit. Has a trigger generator for notifying that the trigger condition is matched with a desired trigger condition, and a recording unit for recording the determination result of the measuring unit using the notification of the trigger generator as a trigger timing.
【００１９】本発明の実施態様によれば、プログラマブ
ルロジック部は、内部回路によって得られる信号を外部
に出力する。According to the embodiment of the present invention, the programmable logic unit outputs a signal obtained by the internal circuit to the outside.
【００２０】[0020]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００２１】図１を参照すると、本発明のロジックアナ
ライザ１０は、測定部１１とトリガ制御部１２と記録部
１５と表示部１６を有している。Referring to FIG. 1, a logic analyzer 10 according to the present invention includes a measuring unit 11, a trigger control unit 12, a recording unit 15, and a display unit 16.
【００２２】測定部１１は、被測定装置（不図示）に装
着されたプローブ５０からの複数の信号を閾値とサンプ
リング周波数のタイミングで比較してハイ／ロウを判定
し、信号Ｓ３1，Ｓ３2，…，Ｓ３nとして記録部１５お
よびトリガ制御部１２に出力する。The measuring section 11 compares a plurality of signals from the probe 50 mounted on the device under test (not shown) with a threshold value and a timing of a sampling frequency to determine whether the signal is high or low, and determines the signals S3 1 and S3 2. ,..., S3 n to the recording unit 15 and the trigger control unit 12.
【００２３】トリガ制御部１２は、プログラマブルロジ
ック部１３とトリガ制御部１４を有している。プログラ
マブルロジック部１３は、フリップフロップおよびゲー
ト素子を含む内部の回路構成を自由に設定可能である。
したがって、前後するタイミングの複数の信号の値を入
力として、内部回路で構成した複雑な条件で出力信号を
得ることができる。そして、プログラマブルロジック部
１３は信号Ｓ３1，Ｓ３2，…，Ｓ３nを入力として所望
の信号Ｓ４を生成し、トリガ生成部１４に出力する。ま
た、他の測定器等に与えるために生成した外部出力信号
Ｓ２を外部に出力する。The trigger control section 12 has a programmable logic section 13 and a trigger control section 14. The programmable logic unit 13 can freely set an internal circuit configuration including a flip-flop and a gate element.
Therefore, an output signal can be obtained under complex conditions configured by an internal circuit by using the values of a plurality of signals at preceding and following timings as inputs. Then, the programmable logic unit 13 receives the signals S3 1 , S3 2 ,..., S3 n as inputs, generates a desired signal S4, and outputs it to the trigger generation unit 14. Further, it outputs an external output signal S2 generated for application to another measuring instrument or the like.
【００２４】トリガ生成部１４は、信号Ｓ３1，Ｓ３2，
…，Ｓ３nおよび信号Ｓ４が所望の値と一致したタイミ
ングでトリガ信号Ｓ５を出力するようにトリガ条件を設
定可能である。また、それを複数設け、それらが所定の
順序で発生したときにのみ信号Ｓ５を出力するように設
定することも可能である。そして、トリガ生成部１４
は、信号Ｓ３1，Ｓ３2，…，Ｓ３nおよび信号Ｓ４がト
リガ条件と一致したら記録部１５にトリガ信号Ｓ５を出
力する。The trigger generator 14 generates signals S3 1 , S3 2 ,
..., it is possible to set the trigger condition to output a trigger signal S5 at a timing S3 n and the signal S4 is consistent with the desired value. It is also possible to provide a plurality of such signals and output the signal S5 only when they occur in a predetermined order. Then, the trigger generation unit 14
Outputs a trigger signal S5 to the recording unit 15 when the signals S3 1 , S3 2 ,..., S3 n and the signal S4 match the trigger condition.
【００２５】記録部１５は、トリガ信号Ｓ５が入力され
たタイミングの後、または前後の信号Ｓ３1，Ｓ３2，
…，Ｓ３nの状態を記録する。表示部１６は、記録部１
５に記録されたデータを、必要に応じて波形表示または
１６進数等でステート表示する。The recording unit 15 outputs the signals S3 1 , S3 2 ,
.., The state of S3 n is recorded. The display unit 16 includes the recording unit 1
The data recorded in No. 5 is displayed as a waveform or a hexadecimal number or the like as necessary.
【００２６】例えば、図２に示すようなアドレス値Ａで
データ値ＢのＣＰＵのバスサイクルを捕捉するために、
ロジックアナライザ１０に、クロック信号ＣＬＫ、複数
信号からなりアドレスとデータが時分割に出力されるア
ドレス・データバス信号ＡＤ＿ＢＵＳ、有効なアドレス
の出力を示す信号Ａ＿ＳＴＢ＃、有効なデータの出力を
示す信号Ｄ＿ＳＴＢ＃、およびターゲットに対するデー
タの出力許可信号Ｄ＿ｖａｌｉｄを入力する。For example, to capture a CPU bus cycle of a data value B with an address value A as shown in FIG.
The logic analyzer 10 includes a clock signal CLK, an address / data bus signal AD_BUS composed of a plurality of signals and outputting addresses and data in a time-division manner, a signal A_STB # indicating an output of a valid address, and a signal D_STB indicating an output of a valid data. # And a data output permission signal D_valid for the target.
【００２７】プログラマブルロジック部１３には、信号
ＣＬＫ，ＡＤ＿ＢＵＳ，Ａ＿ＳＴＢ＃，Ｄ＿ＳＴＢ＃，
Ｄ＿ｖａｌｉｄを測定した信号Ｓ３1，Ｓ３2，…，Ｓ３
nを入力として、アドレス値Ａでデータ値Ｂのバスサイ
クルのデータ出力タイミングで立ち上がる信号Ｓ４を出
力するように設定する。トリガ生成部１４には、信号Ｓ
４の立ち上がりをトリガ信号Ｓ５で記録部１５に通知す
るように設定する。The signals CLK, AD_BUS, A_STB #, D_STB #,
Signal S3 1, S3 2, which was measured D_valid, ..., S3
With n as an input, it is set to output a signal S4 which rises at the data output timing of the bus cycle of the data value B with the address value A. The trigger generation unit 14 receives the signal S
4 is set to be notified to the recording unit 15 by the trigger signal S5.
【００２８】ロジックアナライザ１０は、アドレス値Ａ
でデータ値Ｂのバスサイクルが入力するとプログラマブ
ルロジック部１３からの信号Ｓ４が立ち上がり、トリガ
生成部１４がトリガ信号Ｓ５を測定部１１に出力する。
トリガ信号Ｓ５が入力した記録部１５が、測定部１１で
測定した信号Ｓ３1，Ｓ３2，…，Ｓ３nを記録部１５に
記録し、表示部１６で波形表示またはステート表示す
る。The logic analyzer 10 calculates the address value A
When the bus cycle of the data value B is input, the signal S4 from the programmable logic unit 13 rises, and the trigger generation unit 14 outputs the trigger signal S5 to the measurement unit 11.
Recording unit 15 the trigger signal S5 is inputted, the measurement unit 11 signals S3 1, S3 2 measured at, ..., an S3 n recorded in the recording unit 15, and waveform display or state displayed on the display unit 16.
【００２９】内部回路を自由に設定できるプログラマブ
ルロジック部１３の出力をトリガ生成部１４のトリガ条
件の設定に含めることができるので、前後するタイミン
グの信号を含むような複雑なトリガ条件を容易に設定す
ることができ、ハードウェア検証、ソフトウェア検証の
効率を向上させることができる。また、トリガ生成部１
４のトリガ条件の設定のための信号数を減らすことで、
観測したい信号数が少ない場合にトリガ条件を設定する
ためだけに多数の信号を取り込み、保持するためにメモ
リを費やすことが無いので、測定部１１が入力信号を観
測するサンプリング周波数を低下させない。Since the output of the programmable logic unit 13 whose internal circuit can be freely set can be included in the setting of the trigger condition of the trigger generation unit 14, a complicated trigger condition including signals of preceding and following timings can be easily set. It is possible to improve the efficiency of hardware verification and software verification. Also, the trigger generation unit 1
By reducing the number of signals for setting the trigger condition of 4,
When the number of signals to be observed is small, a large number of signals are taken in only for setting a trigger condition and no memory is consumed for holding the signals, so that the sampling frequency at which the measurement unit 11 observes the input signals is not reduced.
【００３０】さらに、プログラマブルロジック部１３で
作成した信号Ｓ２を外部出力するので、他の測定器等に
測定タイミングを与え、測定器同士を同期させて観測さ
せることができので、複数の装置を有するシステムの検
証に有効である。Further, since the signal S2 generated by the programmable logic unit 13 is externally output, measurement timing can be given to other measuring instruments and the like, and the measuring instruments can be observed in synchronization with each other. Effective for system verification.
【００３１】なお、本実施形態において、ロジックアナ
ライザ１０の内部に、プログラマブルロジック部１３の
設定データを作成するためのプログラミングソフトを有
し、ロジックアナライザ１０上でプログラミングしても
よく、また、プログラミングソフトを有するコンピュー
タで作成した設定データをフロッピー（登録商標）ディ
スク等を介してロジックアナライザ１０に入力してもよ
い。In this embodiment, the logic analyzer 10 has programming software for creating setting data for the programmable logic unit 13 and may be programmed on the logic analyzer 10. May be input to the logic analyzer 10 via a floppy (registered trademark) disk or the like.
【００３２】[0032]
【発明の効果】以上説明したように本発明は、複雑なト
リガ条件を自由に設定可能なので、ハードウェア検証、
ソフトウェア検証の効率を向上させることができる。ま
た、観測した信号を保持するためのメモリをトリガ条件
の設定だけのために費やさないので、観測のサンプリン
グ周波数を低下させない。さらに、プログラマブルロジ
ック部で作成した信号を外部出力して測定器同士を同期
させることができるので、複数の装置を有するシステム
の検証を容易にする。As described above, according to the present invention, complicated trigger conditions can be freely set, so that hardware verification,
The efficiency of software verification can be improved. In addition, since a memory for holding the observed signal is not used only for setting the trigger condition, the sampling frequency of the observation is not reduced. Furthermore, since the signals generated by the programmable logic unit can be externally output to synchronize the measuring instruments, verification of a system having a plurality of devices is facilitated.
【図１】本発明の実施形態のロジックアナライザの概略
ブロック図である。FIG. 1 is a schematic block diagram of a logic analyzer according to an embodiment of the present invention.
【図２】本発明の実施形態のロジックアナライザの動作
を示すタイミングチャートである。FIG. 2 is a timing chart showing an operation of the logic analyzer according to the embodiment of the present invention.
【図３】従来のロジックアナライザの概略ブロック図で
ある。FIG. 3 is a schematic block diagram of a conventional logic analyzer.
１０ ロジックアナライザ １１ 測定部 １２ トリガ制御部 １３ プログラマブルロジック部 １４ トリガ生成部 １５ 記録部 １６ 表示部 ２０ 従来のロジックアナライザ ２１ 測定部 ２２ トリガ生成部 ２３ 記録部 ２４ 表示部 ５０ プローブ DESCRIPTION OF SYMBOLS 10 Logic analyzer 11 Measurement part 12 Trigger control part 13 Programmable logic part 14 Trigger generation part 15 Recording part 16 Display part 20 Conventional logic analyzer 21 Measurement part 22 Trigger generation part 23 Recording part 24 Display part 50 Probe
Claims (6)
力により得られるトリガタイミングでディジタル信号を
記録するロジックアナライザのためのディジタル信号測
定方法であって、 前記プログラマブルロジックの内部回路を設定するステ
ップと、 入力信号と閾値をサンプリング周波数で比較して、前記
入力信号のハイ／ロウを順次判定するステップと、 前記プログラマブルロジックに前記判定の結果を入力す
るステップと、 前記プログラマブルロジックの出力に基づくトリガタイ
ミングで前記判定の結果を記録するステップを有するデ
ィジタル信号測定方法。1. A digital signal measuring method for a logic analyzer which records a digital signal at a trigger timing obtained by an output of an internal programmable logic, comprising: setting an internal circuit of the programmable logic; Comparing a threshold value with a threshold value at a sampling frequency to sequentially determine high / low of the input signal; inputting a result of the determination to the programmable logic; and performing the determination at a trigger timing based on an output of the programmable logic. A digital signal measurement method, comprising the step of recording the result of (1).
力により得られるトリガタイミングでディジタル信号を
記録するロジックアナライザのためのディジタル信号測
定方法であって、 前記プログラマブルロジックの内部回路を設定するステ
ップと、 入力信号と閾値をサンプリング周波数で比較して、ハイ
／ロウを順次判定するステップと、 前記プログラマブルロジックに前記判定の結果を入力す
るステップと、 前記判定の結果および前記プログラマブルロジックの出
力が所望のトリガ条件と一致したときにトリガタイミン
グを生成するステップと、 前記トリガタイミングで前記判定の結果を記録するステ
ップを有するディジタル信号測定方法。2. A digital signal measuring method for a logic analyzer for recording a digital signal at a trigger timing obtained by an output of an internal programmable logic, comprising: setting an internal circuit of the programmable logic; Comparing the threshold with a sampling frequency at a sampling frequency to sequentially determine high / low; inputting the result of the determination to the programmable logic; and determining the result of the determination and the output of the programmable logic as a desired trigger condition. A digital signal measuring method, comprising: generating a trigger timing when they match, and recording a result of the determination at the trigger timing.
られる信号を外部に出力する、請求項１または２記載の
ディジタル信号測定方法。3. The digital signal measuring method according to claim 1, wherein a signal obtained by said programmable logic is output to the outside.
録するロジックアナライザであって、 入力信号と閾値をサンプリング周波数で比較して、前記
入力信号のハイ／ロウを順次判定する測定部と、 内部回路が変更可能に設定されており、前記測定部の判
定結果を前記内部回路に入力して得られる信号を出力す
るプログラマブルロジック部と、 前記プログラマブルロジック部の出力に基づくトリガタ
イミングで前記測定部の判定結果を記録する記録部を有
するロジックアナライザ。4. A logic analyzer for recording a digital signal at a trigger timing, comprising: a measuring unit that compares an input signal with a threshold value at a sampling frequency to sequentially determine high / low of the input signal; A programmable logic unit configured to output a signal obtained by inputting a determination result of the measurement unit to the internal circuit, and a determination result of the measurement unit at a trigger timing based on an output of the programmable logic unit. A logic analyzer having a recording unit for recording.
録するロジックアナライザであって、 入力信号と閾値をサンプリング周波数で比較して、前記
入力信号のハイ／ロウを順次判定する測定部と、 内部回路が変更可能に設定されており、前記測定部の判
定結果を前記内部回路に入力して得られる信号を出力す
るプログラマブルロジック部と、 前記測定部の判定結果および前記プログラマブルロジッ
ク部の出力が、所望のトリガ条件と一致したことを通知
するトリガ発生部と、 前記トリガ発生部の通知をトリガタイミングとして、前
記測定部の判定結果を記録する記録部を有するロジック
アナライザ。5. A logic analyzer for recording a digital signal at a trigger timing, comprising: a measuring unit that compares an input signal with a threshold value at a sampling frequency to sequentially determine high / low of the input signal; A programmable logic unit configured to output a signal obtained by inputting a determination result of the measurement unit to the internal circuit; and a determination result of the measurement unit and an output of the programmable logic unit being a desired trigger. A logic analyzer, comprising: a trigger generating unit for notifying that a condition has been met; and a recording unit for recording a determination result of the measuring unit using the notification of the trigger generating unit as a trigger timing.
内部回路によって得られる信号を外部に出力する、請求
項４または５記載のロジックアナライザ。6. The logic analyzer according to claim 4, wherein the programmable logic unit outputs a signal obtained by the internal circuit to the outside.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109465A JP2001289882A (en) | 2000-04-11 | 2000-04-11 | Method for measuring digital signal and logic analyzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109465A JP2001289882A (en) | 2000-04-11 | 2000-04-11 | Method for measuring digital signal and logic analyzer |
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| Publication Number | Publication Date |
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| JP2001289882A true JP2001289882A (en) | 2001-10-19 |
Family
ID=18622154
Family Applications (1)
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| Country | Link |
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| JP (1) | JP2001289882A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315964B2 (en) | 2002-01-08 | 2008-01-01 | International Business Machines Corporation | Digital signal measuring apparatus and traffic observing method |
-
2000
- 2000-04-11 JP JP2000109465A patent/JP2001289882A/en active Pending
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| US7315964B2 (en) | 2002-01-08 | 2008-01-01 | International Business Machines Corporation | Digital signal measuring apparatus and traffic observing method |
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