JPH04344468A - Logic analyzer - Google Patents

Abstract

PURPOSE:To enable as many timing signals as possible to be displayed on one screen simultaneously while superimposing the signals one on another by adding software processes so as to synthesize plural timing data of the same meaning into one signal. CONSTITUTION:The analytical object signal S10 of an analytical object device 10 is judged by a comparator 1 as to whether it is at high or low level and is then input to a sampling circuit 2. The circuit 2 samples a signal S1 indicative of the result of the comparison and then outputs the signal S1 to a memory circuit 6. Information stored in the circuit 6 is sequentially read as memory data S6 by sending a read mode and set information from a data processing and control portion 7A to a memory control circuit 5. The control portion 7A reads and processes the memory data S6 sent from the circuit 6 and converts the data into such form as a timing chart or an assembly list and also synthesizes plural timing data of the same meaning into one timing data and outputs it.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明は、多チャンネルのディ
ジタル信号の論理レベルを、クロック毎に検出して時系
列的にメモリに記憶し、解析するロジックアンライザに
関し、更に詳述すれば、多数の解析結果を同時に表示す
るロジックアナライザに関するものである。[Field of Industrial Application] The present invention relates to a logic analyzer that detects the logic level of a multi-channel digital signal every clock, stores it in a memory in time series, and analyzes it. This relates to a logic analyzer that simultaneously displays analysis results.

【０００２】0002

【従来の技術】図４は例えば技術雑誌，エレクトロニク
ス，オーム社，第２７巻，１２号，１１７７〜１１８８
ページに示された従来のロジックアナライザを示すブロ
ック図であり、図において、Ａはロジックアナライザ、
１０はロジックアナライザＡによりその動作履歴が解析
される情報処理装置（以下、解析対象装置という）であ
る。この解析対象装置１０からはその動作状態を示すデ
ータとして、アドレス情報，データ情報，コントロール
信号，ステート信号，エラー情報などの解析対象信号Ｓ
１０が、ロジックアナライザＡに取り込まれる。ロジッ
クアナライザＡにおいて、１はコンパレータであり、解
析対象信号Ｓ１０の論理レベルを所定の値と比較判定し
、比較結果信号Ｓ１を出力する。[Prior Art] FIG. 4 shows, for example, a technical magazine, Electronics, Ohmsha, Vol. 27, No. 12, 1177-1188.
1 is a block diagram showing a conventional logic analyzer shown on the page, in which A is a logic analyzer;
Reference numeral 10 denotes an information processing device (hereinafter referred to as an analysis target device) whose operation history is analyzed by the logic analyzer A. From this analysis target device 10, analysis target signals S such as address information, data information, control signals, state signals, error information, etc. are sent as data indicating its operating state.
10 is taken into logic analyzer A. In the logic analyzer A, a comparator 1 compares and determines the logic level of the signal to be analyzed S10 with a predetermined value, and outputs a comparison result signal S1.

【０００３】また、２はサンプリング回路で、これが比
較結果信号Ｓ１をサンプリングして出力データＳ２をト
リガジェネレータ４およびメモリ回路６へ出力する。３
はクロックジェネレータであり、これがコンパレータ１
から与えられた比較結果信号Ｓ１のうち、外部クロック
に相当する信号と後述するデータ処理制御部７から与え
られる内部クロックＳ３７ａおよびクロック設定情報Ｓ
３７ｂにもとずいてクロックＳ３を生成する。４はジェ
ネレータであり、これがサンプリング回路２によりサン
プリングされた出力データＳ２，クロックＳ３およびデ
ータ処理制御部７から出力されるトリガトレース設定情
報Ｓ４７に基づいて、トリガ条件およびトレース条件の
設定判定を行う。この判定結果にもとずき、書き込み信
号Ｓ４ａおよびトレースストップ信号Ｓ４ｂを出力する
。A sampling circuit 2 samples the comparison result signal S1 and outputs output data S2 to the trigger generator 4 and the memory circuit 6. 3
is a clock generator, which is comparator 1
Among the comparison result signals S1 given from the above, a signal corresponding to the external clock, an internal clock S37a given from the data processing control section 7, which will be described later, and clock setting information S are included.
A clock S3 is generated based on the clock S37b. Reference numeral 4 denotes a generator, which determines the setting of trigger conditions and trace conditions based on the output data S2 sampled by the sampling circuit 2, the clock S3, and the trigger trace setting information S47 output from the data processing control section 7. Based on this determination result, a write signal S4a and a trace stop signal S4b are output.

【０００４】さらに、５はメモリコントロール回路であ
り、これがトリガジェネレータ４から与えられた書き込
み信号Ｓ４ａ，Ｓ４ｂおよびデータ処理制御部７から与
えられるトリガストップディレイ情報Ｓ５７などにもと
ずいて、内蔵のアドレスカウンタにより、アドレス情報
Ｓ５ａ，リード／ライト情報Ｓ５ｂなどを生成して出力
する。６はメモリ回路で、これがサンプリング回路２に
よりサンプリングされた入手データＳ２をアドレス情報
Ｓ５ａ，リード／ライト情報Ｓ５ｂなどに従って格納し
、また、メモリデータＳ６を出力する。７はデータ処理
制御部で、これはメモリ回路６からメモリデータＳ６を
読みだして加工し、タイミングチャート或いは逆アセン
ブルリスト等の形として解析対象装置１０の動作状態を
表す情報として、ＣＲＴディスプレイ９に表示させる。Furthermore, 5 is a memory control circuit, which controls the built-in address based on write signals S4a, S4b given from the trigger generator 4 and trigger stop delay information S57 given from the data processing control section 7. The counter generates and outputs address information S5a, read/write information S5b, etc. A memory circuit 6 stores the obtained data S2 sampled by the sampling circuit 2 in accordance with address information S5a, read/write information S5b, etc., and also outputs memory data S6. 7 is a data processing control unit which reads the memory data S6 from the memory circuit 6, processes it, and displays it on the CRT display 9 as information representing the operating state of the device to be analyzed 10 in the form of a timing chart or disassembly list. Display.

【０００５】また、このデータ処理制御部７は、メモリ
データＳ６を直接的にまたは加工して、外部装置あるい
はフロッピーディスク等の補助記憶装置などとのインタ
ーフェース機能を持ち、更にクロックジェネレータ３，
トリガジェネレータ４，メモリコントロール回路５に対
して、それぞれクロック設定情報Ｓ３７ｂ，トリガトレ
ース設定情報Ｓ４７，トリガストップディレイ情報Ｓ５
７などの設定情報を与える。なお、８はデータ処理制御
部７への設定条件や制御情報Ｓ７を与えるキーボードで
ある。The data processing control section 7 also has an interface function with an external device or an auxiliary storage device such as a floppy disk by directly or processing the memory data S6, and also has an interface function with an external device or an auxiliary storage device such as a floppy disk.
Clock setting information S37b, trigger trace setting information S47, and trigger stop delay information S5 are provided for the trigger generator 4 and memory control circuit 5, respectively.
Provide setting information such as 7. Note that 8 is a keyboard for providing setting conditions and control information S7 to the data processing control section 7.

【０００６】次に動作について説明する。ロジックアナ
ライザＡは、一般に、ハードウェア解析を目的とするロ
ジックタイミングアナライザとソフトウェアのモニタを
主に行うロジックステートアナライザの２種の機能を有
している。どちらもハードウェア構成は殆ど同様である
が、以下ではロジックタイミングアナライザとしての動
作説明を行う。Next, the operation will be explained. The logic analyzer A generally has two types of functions: a logic timing analyzer for the purpose of hardware analysis and a logic state analyzer that mainly monitors software. Although both have almost the same hardware configuration, the operation as a logic timing analyzer will be explained below.

【０００７】まず、解析対象装置１０のアドレス情報，
データ情報，コントロール信号，ステータス信号，エラ
ー情報等の解析対象信号Ｓ１０は、コンパレータ１にお
いて論理レベル、すなわちハイレベルであるかローレベ
ルであるかの区別が判定され、比較結果信号Ｓ１として
サンプリング回路２に入力される。また、クロックジェ
ネレータ３は予めデータ処理制御部７から与えられるク
ロック設定情報Ｓ３７ｂなどにより内部クロックＳ３７
ａを分周し、クロックＳ３を生成してサンプリング回路
２およびトリガジェネレータ４に送出する。サンプリン
グ回路２では、入力データである比較結果信号Ｓ１をサ
ンプリングした後、メモリ回路６へ出力データＳ２とし
て出力するとともに、一部の出力データをトリガジェネ
レータ４に入力し、予め与えられているトリガトレース
設定情報Ｓ４７により設定されているトリガトレース条
件と比較し、書き込みクロックＳ４ａおよびトレースス
トップ信号Ｓ４ｂを生成し、メモリコントロール回路５
に与えている。First, address information of the analysis target device 10,
The signal S10 to be analyzed, such as data information, control signal, status signal, error information, etc., is determined by the comparator 1 to determine its logical level, that is, whether it is a high level or a low level. is input. Further, the clock generator 3 uses the internal clock S37 based on the clock setting information S37b given in advance from the data processing control section 7.
a is frequency-divided to generate a clock S3 and send it to the sampling circuit 2 and trigger generator 4. The sampling circuit 2 samples the comparison result signal S1, which is input data, and outputs it to the memory circuit 6 as output data S2, and also inputs a part of the output data to the trigger generator 4 to generate a trigger trace given in advance. The memory control circuit 5 generates a write clock S4a and a trace stop signal S4b by comparing the trigger trace conditions set by the setting information S47.
is giving to

【０００８】一方、メモリコントロール回路５では、デ
ータ処理制御部７から予め与えられている書き込みモー
ド，トリガストップディレイ情報Ｓ５７にもとずいて書
き込みモードおよびトリガストップディレイが設定され
ており、これに従ってメモリコントロール回路５は、書
き込みクロックが入力されるごとに、アドレスカウンタ
をインクリメントして、メモリ回路６へのアドレス情報
Ｓ５ａ，リード／ライト情報Ｓ５ｂを生成し、メモリ回
路６に与える。このメモリ回路６では、サンプリング回
路２からの出力データＳ２を書き込みデータとし、これ
をアドレス情報Ｓ５ａ，リード／ライト情報Ｓ５ｂに従
って書き込む。On the other hand, in the memory control circuit 5, the write mode and trigger stop delay are set based on the write mode and trigger stop delay information S57 given in advance from the data processing control section 7, and the memory is controlled accordingly. The control circuit 5 increments an address counter every time a write clock is input, generates address information S5a and read/write information S5b to the memory circuit 6, and provides the address information S5a and read/write information S5b to the memory circuit 6. In this memory circuit 6, output data S2 from the sampling circuit 2 is used as write data, and this is written in accordance with address information S5a and read/write information S5b.

【０００９】この場合において、メモリ回路６のメモリ
容量が、動作のＮステップで埋まってしまうと、Ｎ＋１
のステップからは、メモリ回路６の書き込み開始アドレ
スから上書きするように、メモリコントロール回路５は
制御を行う。このようにして、解析対象装置１０の内部
情報は、無限ループで書き込まれていく。ここで、もし
解析対象装置１０の内部情報で、トリガジェネレータ４
に設定されているトリガ条件と合致する情報が現われた
場合は、メモリコントロール回路５はトリガジェネレー
タ４からのトレースストップ信号Ｓ４ｂにより、その時
点からメモリコントロール回路５に設定されたディレイ
数分だけメモリ回路６にデータを書き込み、以後はデー
タの書き込みを停止する。よって、メモリ回路６には、
トレースストップがかけられた時点を基準として、時系
列的に、それ以後は所定のディレイに相当する量だけ、
また以前は、メモリ回路６の容量からディレイ数を差し
引いた量だけ格納されることになる。In this case, if the memory capacity of the memory circuit 6 is filled with N steps of operation, N+1
From step , the memory control circuit 5 performs control so that the memory circuit 6 is overwritten from the write start address. In this way, the internal information of the analysis target device 10 is written in an endless loop. Here, if the internal information of the analysis target device 10 is
When information that matches the trigger condition set in the memory control circuit 5 appears, the memory control circuit 5 uses the trace stop signal S4b from the trigger generator 4 to start the memory circuit from that point on by the number of delays set in the memory control circuit 5. 6, and after that data writing is stopped. Therefore, in the memory circuit 6,
Based on the point at which the trace stop is applied, chronologically, from then on, the amount corresponding to the predetermined delay is
Also, previously, only the amount obtained by subtracting the number of delays from the capacity of the memory circuit 6 would be stored.

【００１０】また、メモリ回路６に格納された情報、す
なわち、解析対象装置１０の内部動作履歴は、後で、デ
ータ処理制御部７からリードモード，設定情報，読み出
し信号，アドレス情報，トリガストップディレイ情報Ｓ
５７をメモリコントロール回路５に与えることにより、
メモリデータＳ６として順次読み出される。そしてデー
タ処理制御部７は、読み出したメモリデータＳ６を所定
の手順にしたがって解析，加工し、ＣＲＴディスプレイ
９に表示する。この表示された内容によって、解析対象
装置１０の内部動作履歴を知ることができる。Further, the information stored in the memory circuit 6, that is, the internal operation history of the device to be analyzed 10, is later transferred from the data processing control unit 7 to the read mode, setting information, read signal, address information, trigger stop delay, etc. Information S
57 to the memory control circuit 5,
The data is sequentially read out as memory data S6. The data processing control unit 7 then analyzes and processes the read memory data S6 according to a predetermined procedure, and displays it on the CRT display 9. The internal operation history of the analysis target device 10 can be known from the displayed contents.

【００１１】図３は一例としてＣＲＴディスプレイ９に
表示された、ある解析対象装置１０の動作をトレースし
た結果である。この例は、メモリ回路６内のデータをデ
ータ処理制御部７により解析，加工することにより、解
析対象装置１０の動作履歴をタイミングチャートにて示
したものである。これによれば、左に信号名称Ｘが表示
され、その右に解析結果がタイミングチャートＹとして
表示される。またＴは、予め設定されたトリガ条件を検
出した時点を示し、カーソルＣの位置にある論理レベル
を、右端に”Ｈ”なら”Ｉ”，”Ｌ”なら”Ｏ”で表示
する。FIG. 3 shows, as an example, the results of tracing the operation of a certain device to be analyzed 10 displayed on the CRT display 9. In this example, the operation history of the analysis target device 10 is shown in a timing chart by analyzing and processing data in the memory circuit 6 by the data processing control unit 7. According to this, the signal name X is displayed on the left, and the analysis result is displayed as a timing chart Y on the right. Further, T indicates the time point when a preset trigger condition is detected, and the logic level at the position of the cursor C is displayed at the right end as "I" if it is "H" and "O" if it is "L".

【００１２】0012

【発明が解決しようとする課題】従来のロジックアナラ
イザは以上のように構成されているので、ＣＲＴディス
プレイ９への画面表示数に制限があり、多数のタイミン
グ信号を一度に表示することが不可能で、他のタイミン
グ信号を表示するためには、画面を縦方向にスクロール
する必要があり、特に、解析対象装置の全体の動作をタ
イミングチャートとして表示する場合には、このスクロ
ール画面では信号の把握が困難であるなどの問題点があ
った。[Problem to be Solved by the Invention] Since the conventional logic analyzer is configured as described above, there is a limit to the number of screens that can be displayed on the CRT display 9, making it impossible to display a large number of timing signals at once. In order to display other timing signals, it is necessary to scroll the screen vertically. Especially when displaying the entire operation of the device to be analyzed as a timing chart, this scrolling screen is difficult to understand the signals. There were problems such as difficulty in

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、ハードウェア構成を改修するこ
となく、ソフトウェア処理を追加することで、同じ意味
をもつ複数のタイミングデータを合成して１つの信号と
することにより、一画面により多くのタイミング信号を
同時に表示でき、結果的に、見やすい信号を実現できる
ロジックアナライザを得ることを目的とする。The present invention was made to solve the above-mentioned problems, and it is possible to synthesize multiple timing data having the same meaning by adding software processing without modifying the hardware configuration. It is an object of the present invention to provide a logic analyzer that can simultaneously display more timing signals on one screen by combining them into one signal, and as a result can realize easy-to-see signals.

【００１４】[0014]

【課題を解決するための手段】この発明にかかるロジッ
クアナライザは、メモリ回路から読みだしたメモリデー
タを解析，加工するデータ処理制御部に、上記解析，加
工による結果データのうち同じ意味をもつ複数のタイミ
ング信号を合成して、１つの信号として出力させるよう
にしたものである。[Means for Solving the Problems] A logic analyzer according to the present invention has a data processing control unit that analyzes and processes memory data read out from a memory circuit. The timing signals are combined and output as one signal.

【００１５】[0015]

【作用】この発明におけるデータ処理制御部は、メモリ
データを解析，加工した結果データをタイミングチャー
トとして画面に表示するとき、同じ意味をもつ複数のタ
イミングデータを合成し、１つのタイミングデータとし
て表示するか否かの判定処理を行い、合成表示する場合
には、入力された個数分の結果データをＣＲＴディスプ
レイに合成表示させるように動作する。[Operation] When the data processing control unit in the present invention analyzes and processes memory data and displays the resulting data on the screen as a timing chart, it synthesizes a plurality of timing data having the same meaning and displays it as one timing data. If a composite display is to be performed after a determination process is performed as to whether or not this is the case, the input result data is displayed in a composite manner on the CRT display.

【００１６】[0016]

【実施例】以下、この発明の一実施例を図について説明
する。図１において、７Ａはデータ処理制御部で、これ
がメモリ回路６からのメモリデータＳ６を読み出して加
工し、データをタイミングチャートあるいはアッセンブ
ルリストなどの形式に変換するとともに、同じ意味を持
つ複数のタイミングデータを１つのタイミングデータに
合成して出力する。なお、このほかの図４に示したもの
と同一の構成部分には同一符号を付して、その重複する
説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 7A is a data processing control unit that reads and processes memory data S6 from the memory circuit 6, converts the data into a format such as a timing chart or assemble list, and also processes multiple timing data having the same meaning. are combined into one timing data and output. Note that other components that are the same as those shown in FIG. 4 are designated by the same reference numerals, and redundant explanation thereof will be omitted.

【００１７】まず、解析対象装置１０のアドレス情報，
データ情報，コントロール信号，ステータス信号，エラ
ー情報等の解析対象信号Ｓ１０は、コンパレータ１にお
いて論理レベル、すなわちハイレベルであるかローレベ
ルであるかの区別が判定され、比較結果信号Ｓ１として
サンプリング回路２に入力される。また、クロックジェ
ネレータ３は予めデータ処理制御部７Ａから与えられる
クロック設定情報Ｓ３７ｂなどにより内部クロックＳ３
７ａを分周し、クロックＳ３を生成してサンプリング回
路２およびトリガジェネレータ４に送出する。サンプリ
ング回路２では、入力データである比較結果信号Ｓ１を
サンプリングした後、メモリ回路６へ出力データＳ２と
して出力するとともに、一部の出力データをトリガジェ
ネレータ４に入力し、予め与えられているトリガトレー
ス設定情報Ｓ４７により設定されているトリガトレース
条件と比較し、書き込みクロックＳ４ａおよびトレース
ストップ信号Ｓ４ｂを生成し、メモリコントロール回路
５に与えている。First, the address information of the analysis target device 10,
The signal S10 to be analyzed, such as data information, control signal, status signal, error information, etc., is determined by the comparator 1 to determine its logical level, that is, whether it is a high level or a low level. is input. Further, the clock generator 3 uses the internal clock S3 based on the clock setting information S37b given in advance from the data processing control section 7A.
7a to generate a clock S3 and send it to the sampling circuit 2 and trigger generator 4. The sampling circuit 2 samples the comparison result signal S1, which is input data, and outputs it to the memory circuit 6 as output data S2, and also inputs a part of the output data to the trigger generator 4 to generate a trigger trace given in advance. A write clock S4a and a trace stop signal S4b are generated by comparison with the trigger trace conditions set by the setting information S47, and are applied to the memory control circuit 5.

【００１８】一方、メモリコントロール回路５では、デ
ータ処理制御部７Ａから予め与えられている書き込みモ
ード，トリガストップディレイ情報Ｓ５７にもとずいて
書き込みモードおよびトリガストップディレイが設定さ
れており、これに従ってメモリコントロール回路５は、
書き込みクロックが入力されるごとに、アドレスカウン
タをインクリメントして、メモリ回路６へのアドレス情
報Ｓ５ａ，リード／ライト情報Ｓ５ｂを生成し、メモリ
回路６に与える。このメモリ回路６では、サンプリング
回路２からの出力データＳ２を書き込みデータとし、こ
れをアドレス情報Ｓ５ａ，リード／ライト情報Ｓ５ｂに
従って書き込む。On the other hand, in the memory control circuit 5, the write mode and trigger stop delay are set based on the write mode and trigger stop delay information S57 given in advance from the data processing control section 7A, and the memory is adjusted accordingly. The control circuit 5 is
Every time a write clock is input, an address counter is incremented to generate address information S5a and read/write information S5b for the memory circuit 6, and provide the generated address information to the memory circuit 6. In this memory circuit 6, output data S2 from the sampling circuit 2 is used as write data, and this is written in accordance with address information S5a and read/write information S5b.

【００１９】この場合において、メモリ回路６のメモリ
容量が、動作のＮステップで埋まってしまうと、Ｎ＋１
のステップからは、メモリ回路６の書き込み開始アドレ
スから上書きするように、メモリコントロール回路５は
制御を行う。このようにして、解析対象装置１０の内部
情報は、無限ループで書き込まれていく。ここで、もし
解析対象装置１０の内部情報で、トリガジェネレータ４
に設定されているトリガ条件と合致する情報が現われた
場合は、メモリコントロール回路５はトリガジェネレー
タ４からのトレースストップ信号Ｓ４ｂにより、その時
点からメモリコントロール回路５に設定されたディレイ
数分だけメモリ回路６にデータを書き込み、以後はデー
タの書き込みを停止する。よって、メモリ回路６には、
トレースストップがかけられた時点を基準として、時系
列的に、それ以後は所定のディレイに相当する量だけ、
また以前は、メモリ回路６の容量からディレイ数を差し
引いた量だけ格納されることになる。In this case, if the memory capacity of the memory circuit 6 is filled with N steps of operation, N+1
From step , the memory control circuit 5 performs control so that the memory circuit 6 is overwritten from the write start address. In this way, the internal information of the analysis target device 10 is written in an endless loop. Here, if the internal information of the analysis target device 10 is
When information that matches the trigger condition set in the memory control circuit 5 appears, the memory control circuit 5 uses the trace stop signal S4b from the trigger generator 4 to start the memory circuit from that point on by the number of delays set in the memory control circuit 5. 6, and after that data writing is stopped. Therefore, in the memory circuit 6,
Based on the point at which the trace stop is applied, chronologically, from then on, the amount corresponding to the predetermined delay is
Also, previously, only the amount obtained by subtracting the number of delays from the capacity of the memory circuit 6 would be stored.

【００２０】また、メモリ回路６に格納された情報、す
なわち、解析対象装置１０の内部動作履歴は、後で、デ
ータ処理制御部７Ａからリードモード，設定情報，読み
出し信号，アドレス情報，トリガストップディレイ情報
Ｓ５７をメモリコントロール回路５に与えることにより
、メモリデータＳ６として順次読み出される。そしてデ
ータ処理制御部７は、読み出したメモリデータＳ６を所
定の手順にしたがって解析，加工する。すなわち、この
データ処理制御部７Ａではメモリ回路６からのメモリデ
ータを読み出して加工し、これをソフトウェアによりタ
イミングチャートや逆アッセンブルリストの形式に変換
したり、同じ意味を持つデータ（タイミングデータ）を
合成して１つのタイミングデータに変換し、これを表示
許可の判定に従って、ＣＲＴディスプレイ９へ出力でき
るようにする。Further, the information stored in the memory circuit 6, that is, the internal operation history of the analysis target device 10, is later transferred from the data processing control unit 7A to read mode, setting information, read signal, address information, trigger stop delay, etc. By applying the information S57 to the memory control circuit 5, it is sequentially read out as memory data S6. The data processing control unit 7 then analyzes and processes the read memory data S6 according to a predetermined procedure. That is, this data processing control unit 7A reads and processes memory data from the memory circuit 6, converts it into a timing chart or disassembly list format using software, or synthesizes data with the same meaning (timing data). The timing data is converted into one piece of timing data, which can be output to the CRT display 9 in accordance with the determination of display permission.

【００２１】図２は上記データ処理制御部７Ａによる表
示処理動作を詳細に示すフローチャートであり、これに
ついて説明する。まず、画面の行番号であるＬＮの初期
値を１にセットし、表示位置を画面の最上部に指定する
（ステップＳＴ１）。次に画面上部にタイトル等を表示
する処理を行い（ステップＳＴ２）、タイトルを表示し
た行数分行をすすめ、タイミングデータ表示のための準
備を行う（ステップＳＴ３）。次に、タイミングデータ
を区別するために、その信号名称を表示する処理を行い
（ステップＳＴ４）、続いて、上記メモリデータが合成
表示する信号であるかどうかの判定を行い（ステップＳ
Ｔ５）、合成表示しない場合は、従来の処理と同様の処
理を実行するために、表示対象のタイミングデータをメ
モリ回路６からリードする（ステップＳＴ６）。こうし
て、リードされたタイミングデータは、一行分のタイミ
ングチャートとして、現在の行番号であるＬＮに表示す
る（ステップＳＴ７）。FIG. 2 is a flowchart showing in detail the display processing operation by the data processing control section 7A, which will be explained below. First, the initial value of LN, which is the line number of the screen, is set to 1, and the display position is specified at the top of the screen (step ST1). Next, a process of displaying a title, etc. at the top of the screen is performed (step ST2), and the number of lines for which the title is displayed is advanced to prepare for displaying timing data (step ST3). Next, in order to distinguish the timing data, a process is performed to display the signal name (step ST4), and then it is determined whether the above memory data is a signal to be synthesized and displayed (step ST4).
T5) If the composite display is not to be performed, timing data to be displayed is read from the memory circuit 6 in order to perform processing similar to conventional processing (step ST6). The timing data thus read is displayed as a one-line timing chart at LN, which is the current line number (step ST7).

【００２２】一方、ステップＳＴ５の処理で、合成表示
を行うと判定された場合は、予め設定されている合成表
示数をＳＮにセットし（ステップＳＴ８）、ステップＳ
Ｔ６の処理と同様に、表示対象のタイミングをメモリ回
路６よりリードする（ステップＳＴ９）。次に、一行分
のタイミングデータを重ね合わせて表示し（ステップＳ
Ｔ１０）、合成表示数を１つ減らす（ステップＳＴ１１
）。ここで、合成表示数ＳＮが０か否かを判定し（ステ
ップＳＴ１２）、０でないと判定した場合、つまり合成
表示が終了していない場合には、次のタイミングデータ
をリードするため、ステップＳＴ９以下の処理に移行す
る。従って、再度、ステップＳＴ１０のタイミングチャ
ートを表示するわけであるが、行番号ＬＮは変化しない
ため、重ね書きされる形で表示することになる。この処
理はステップＳＴ１２にて合成表示数が０になるまで実
行され、ステップＳＴ１３に移行する。このステップＳ
Ｔ１３では行番号ＬＮを画面の最下行数であるＬＮＭＡ
Ｘと比較し、画面表示が終了したかどうかをチェックす
る。画面表示が終了していなければ、行番号を１つ進め
（ステップＳＴ１４）、次の信号を表示する処理を、画
面の最下行まで繰り返す。On the other hand, if it is determined in the process of step ST5 that a composite display is to be performed, a preset number of composite displays is set to SN (step ST8), and the process proceeds to step ST5.
Similar to the process at T6, the timing of the display target is read from the memory circuit 6 (step ST9). Next, one line of timing data is superimposed and displayed (step S
T10), reduce the number of composite displays by one (step ST11)
). Here, it is determined whether or not the composite display number SN is 0 (step ST12), and if it is determined that it is not 0, that is, if the composite display is not completed, step ST9 is performed in order to read the next timing data. Proceed to the following process. Therefore, the timing chart of step ST10 is displayed again, but since the line number LN does not change, it is displayed in an overwritten manner. This process is executed until the number of composite displays becomes 0 in step ST12, and then the process moves to step ST13. This step S
In T13, line number LN is LNMA, which is the number of the bottom line of the screen.
Compare with X to check whether the screen display has finished. If the screen display has not been completed, the line number is incremented by one (step ST14) and the process of displaying the next signal is repeated until the bottom line of the screen.

【００２３】図３は一例としてタイミング信号を合成表
示した場合のタイミングチャートを示す。これを図５と
比べると、解析対象装置１０のアドレス信号であるＡＤ
Ｒ０〜３およびデータ信号であるＤＡＴ０〜７は合成表
示され、それぞれ１つのタイミングチャートとして表示
されており、このほかにＩＯＲＣ，ＩＯＷＣ，ＤＲＱ，
・・・Ｅ，Ｆなどのデータ信号が追加表示可能になる。 つまり、同じ意味を持つ４本のアドレス信号および８本
のデータ信号がそれぞれ合成表示され、それぞれ１つの
タイミングチャート上に表示されることにより、新たに
１０本の信号が一画面に追加表示可能となる。また、合
成されたタイミングデータの信号状態は、カーソルＣを
合わせることにより、右端にＨＥＸ値で表示されるが、
個々の信号の状態を確認する場合は、設定により図５の
状態にすることも可能である。FIG. 3 shows, as an example, a timing chart when timing signals are displayed in a composite manner. Comparing this with FIG. 5, the address signal of the analysis target device 10 is
R0 to 3 and data signals DAT0 to 7 are displayed in combination, and each is displayed as one timing chart. In addition, IORC, IOWC, DRQ,
...Data signals such as E and F can be additionally displayed. In other words, 4 address signals and 8 data signals with the same meaning are synthesized and displayed on one timing chart, allowing 10 new signals to be displayed on one screen. Become. Also, the signal state of the synthesized timing data is displayed as a HEX value at the right end by placing cursor C on it.
When checking the state of each signal, it is also possible to set the state as shown in FIG. 5 by setting.

【００２４】[0024]

【発明の効果】以上のように、この発明によればメモリ
回路から読みだしたメモリデータを解析，加工するデー
タ処理制御部に、上記解析，加工による結果データのう
ち同じ意味をもつ複数のタイミング信号を合成して、１
つの信号として出力させるように構成したので、ＣＲＴ
ディスプレイの一画面に、より多くのタイミングデータ
を同時に表示でき、その結果、解析対象装置の動作シー
ケンスが分かり易く、見易い表示にできる効果がある。[Effects of the Invention] As described above, according to the present invention, a data processing control unit that analyzes and processes memory data read out from a memory circuit is provided with a plurality of timings having the same meaning among the data resulting from the analysis and processing. Combine the signals and make 1
Since the configuration is configured to output as two signals, CRT
More timing data can be displayed simultaneously on one screen of the display, and as a result, the operation sequence of the device to be analyzed can be displayed in an easy-to-understand and easy-to-read manner.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】この発明の一実施例によるロジックアナライザ
を示すブロック図である。FIG. 1 is a block diagram showing a logic analyzer according to an embodiment of the present invention.

【図２】この発明におけるデータ処理制御部によるデー
タ処理の手順を示すフローチャート図であるFIG. 2 is a flowchart showing the procedure of data processing by the data processing control unit in the present invention.

【図３】図
１のデータ処理制御部が出力するタイミングデータの表
示内容を示す説明図である。FIG. 3 is an explanatory diagram showing display contents of timing data output by the data processing control section of FIG. 1;

【図４】従来のロジックアナライザを示すブロック図で
ある。FIG. 4 is a block diagram showing a conventional logic analyzer.

【図５】図４におけるデータ処理制御部が出力するタイ
ミングデータの表示内容を示す説明図である。FIG. 5 is an explanatory diagram showing display contents of timing data output by the data processing control section in FIG. 4;

【符号の説明】[Explanation of symbols]

１　　コンパレータ ２　　サンプリング回路 ３　　クロックジェネレータ ４　　トリガジェネレータ ５　　メモリコントロール回路 ６　　メモリ回路 ７Ａ　　データ処理制御部 1 Comparator 2 Sampling circuit 3 Clock generator 4 Trigger generator 5 Memory control circuit 6 Memory circuit 7A Data processing control unit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　解析対象装置から得た解析対象信号の
論理レベルを設定値と比較するコンパレータと、該コン
パレータの比較結果信号をサンプリングするサンプリン
グ回路と、上記比較結果信号のうち外部クロックに相当
する信号と、内部クロックおよびクロック設定情報とに
もとずいてクロックを生成するクロックジェネレータと
、上記サンプリング回路の出力データを一時記憶するメ
モリ回路と、上記サンプリング回路の出力データをトリ
ガトレース設定情報と比較して、書き込みクロックおよ
びトレースストップ信号を生成するトリガジェネレータ
と、該トリガジェネレータの出力データおよびトリガス
トップディレイ情報にもとずいて、上記出力データ書き
込み用のアドレス情報およびリード／ライト情報を生成
して、上記メモリ回路へ供給するメモリコントロール回
路と、上記内部クロック，クロック設定情報，トリガト
レース設定情報，書き込みクロック，トレースストップ
信号およびトリガストップディレイ情報を出力するとと
もに、上記メモリ回路から読みだしたメモリデータを所
定の手順で解析，加工するデータ処理制御部と、該デー
タ処理制御部で解析，加工した結果データを上記解析対
象装置の内部動作履歴として表示する表示装置とを備え
たロジックアナライザにおいて、上記データ処理制御部
に、上記結果データのうち同じ意味を持つ複数のタイミ
ング信号を合成して１つの信号として出力させる機能を
持たせたことを特徴とするロジックアナライザ。[Claim 1] A comparator that compares the logic level of a signal to be analyzed obtained from a device to be analyzed with a set value, a sampling circuit that samples a comparison result signal of the comparator, and one of the comparison result signals that corresponds to an external clock. a clock generator that generates a clock based on the signal, an internal clock, and clock setting information; a memory circuit that temporarily stores the output data of the sampling circuit; and a comparison of the output data of the sampling circuit with the trigger trace setting information. and a trigger generator that generates a write clock and a trace stop signal, and generates address information and read/write information for writing the output data based on the output data and trigger stop delay information of the trigger generator. , a memory control circuit that supplies the above memory circuit, and outputs the above internal clock, clock setting information, trigger trace setting information, write clock, trace stop signal, and trigger stop delay information, as well as memory data read from the above memory circuit. In the logic analyzer, the logic analyzer is equipped with a data processing control unit that analyzes and processes the data according to a predetermined procedure, and a display device that displays the result data analyzed and processed by the data processing control unit as an internal operation history of the device to be analyzed. A logic analyzer characterized in that a data processing control section is provided with a function of synthesizing a plurality of timing signals having the same meaning among the result data and outputting the synthesized signal as one signal.