JPH05157770A - Logic analyser - Google Patents
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- JPH05157770A JPH05157770A JP3324375A JP32437591A JPH05157770A JP H05157770 A JPH05157770 A JP H05157770A JP 3324375 A JP3324375 A JP 3324375A JP 32437591 A JP32437591 A JP 32437591A JP H05157770 A JPH05157770 A JP H05157770A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル回路の論理
の判定やタイミングの測定などに用い、特に、アナログ
／ディジタルコンバータのディジタル出力信号系列を観
測するに好適なロジックアナライザに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic analyzer suitable for deciding logic of a digital circuit and measuring timing, and particularly suitable for observing a digital output signal sequence of an analog / digital converter.
【０００２】[0002]
【従来の技術】マイクロプロセッサがディジタル回路に
使用されるに伴って、ディジタル回路の論理の判定やタ
イミングの測定などができる計測装置が重要になってき
ており、このような要求に対処できる計測装置として実
用化されたのがロジックアナライザである。2. Description of the Related Art As a microprocessor is used in a digital circuit, a measuring device capable of determining the logic of the digital circuit and measuring the timing has become important. The logic analyzer was put into practical use as.
【０００３】従来のロジックアナライザは、被測定対象
のクロック（外部クロック）あるいはロジックアナライ
ザに内蔵されたクロックジェネレータが発生するクロッ
クを用いて入力ディジタル信号をサンプリングし、サン
プリングしたデータをメモリに記憶し、このメモリに記
憶された入力ディジタル信号をタイミング表示、あるい
はステート表示する機能を有している。また、上記メモ
リのメモリアドレスと入力ディジタル信号のデータ値と
を座標軸とする直交座標上にプロット表示することによ
って、データの発生順を関数とするデータ値の変化過程
を図形的イメージ（以下、グラフィックフォーマット表
示と称することにする）で認識することができる。A conventional logic analyzer samples an input digital signal using a clock to be measured (external clock) or a clock generated by a clock generator built in the logic analyzer, stores the sampled data in a memory, It has a function of displaying a timing or a state of an input digital signal stored in this memory. In addition, by plotting the memory address of the memory and the data value of the input digital signal on the rectangular coordinate system having the coordinate axis as a coordinate axis, the changing process of the data value as a function of the generation order of the data is graphically represented (hereinafter, referred to as a graphic image). It will be referred to as a format display).
【０００４】このグラフィックフォーマット表示による
観測が有効となる代表的な事例としてアナログ信号をア
ナログ／ディジタルコンバータでディジタル変換した後
のディジタル信号の観測ができる。As a typical case in which the observation by the graphic format display is effective, it is possible to observe the digital signal after the analog signal is digitally converted by the analog / digital converter.
【０００５】上記アナログ／ディジタル変換後のディジ
タル信号と同期したクロックで上記ディジタル信号をロ
ジックアンライザで取り組みグラフィックフォーマット
表示することによって、上記ディジタル信号系列の変化
過程がアナログ波形イメージで視覚的に容易に認識でき
る。[0005] The process of changing the digital signal sequence can be visually and easily visualized as an analog waveform image by working the logic signal on the digital signal with a clock synchronized with the digital signal after the analog / digital conversion and displaying it in a graphic format. Can be recognized.
【０００６】さらに、上記方法によってロジックアナラ
イザに取り込まれたディジタルデータをロジックアナラ
イザに内蔵しているＣＰＵ、もしくは、外部のコンピュ
ータで演算処理することによってアナログ／ディジタル
コンバータの特性評価を行うことができる。Furthermore, the characteristics of the analog / digital converter can be evaluated by arithmetically processing the digital data taken into the logic analyzer by the above method by the CPU incorporated in the logic analyzer or an external computer.
【０００７】上記従来のロジックアナライザは、アナロ
グ／ディジタル変換後のディジタル信号を観測する場
合、ディジタル信号の伝送経路にディジタル／アナログ
コンバータを付加し、ディジタル／アナログ変換後のア
ナログ信号をオシロスコープで観測するという代替的手
段を用いることなく、正確にかつ容易にディジタル信号
系列をアナログ波形イメージでグラフィックフォーマッ
ト表示できる構成となっている。When observing a digital signal after analog / digital conversion, the above conventional logic analyzer adds a digital / analog converter to a transmission path of the digital signal and observes the analog signal after digital / analog conversion with an oscilloscope. The digital signal sequence can be accurately and easily displayed in an analog waveform image in a graphic format without using such an alternative means.
【０００８】また、取り込まれたディジタル信号系列に
対し、統計演算処理、ＦＦＴ演算処理などを実施するこ
とにより、被測定信号のＤＣ／ＡＣ特性を評価すること
ができる。Further, the DC / AC characteristic of the signal under measurement can be evaluated by performing statistical calculation processing, FFT calculation processing, etc. on the captured digital signal series.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、以上の
ような従来の構成では、アナログ／ディジタル変換後の
ディジタル信号系列をアナログ／ディジタルコンバータ
のサンプリングクロックを外部クロックに使用してロジ
ックアナライザに取り込み、統計演算処理、ＦＦＴ演算
処理などを実施することにより、被測定信号のＤＣ／Ａ
Ｃ特性、周波数特性を評価する場合、上記演算処理の対
象となる事象を入力ディジタル信号の中から検出するト
リガ機能としては、データの値を認識するワード認識
（あるサンプリ時刻における複数チャンネルデータ値の
組合せ）機能であるため、入力ディジタル信号のデータ
値が増加している過程に限定して、あるいは、入力ディ
ジタル信号のデータ値が減少している過程に限定してト
リガデータ値を正確に、かつ容易に検出することができ
ないという問題があった。すなわち、データ値の増加又
は減少する過程であるか否かを限定するためには、ある
時刻のワード認識結果と、それに続く時刻のワード認識
結果の大小を比較しなければならない。ところが、図５
に示すように、例えば“１０１０”というトリガデータ
値を設定した場合、ワード認識であるため、トリガ検出
はＡ点でなされる場合とＢ点でなされる場合とがある。
そして、データが増加している過程で“１０１０”でト
リガ検出をしたいときは、測定後の表示を見て、人が判
断しなければならない。もしＢ点（減少過程）でトリガ
検出がなされれば、Ａ点（増加過程）でトリガがかかる
まで再度測定を繰り返さなければならない。また、トリ
ガデータ値に対応するデータ値が一度しか発生しないよ
うな場合には検出を逃がすおそれがあり、検出は正確に
できない。However, in the conventional configuration as described above, the digital signal sequence after analog / digital conversion is loaded into the logic analyzer by using the sampling clock of the analog / digital converter as the external clock, and the statistics are collected. By performing arithmetic processing, FFT arithmetic processing, etc., the DC / A of the signal under measurement can be measured.
In the case of evaluating the C characteristic and the frequency characteristic, the word recognition for recognizing the value of the data (the multi-channel data value at a certain sampling time Combination function, the trigger data value can be accurately and limited only in the process in which the data value of the input digital signal is increasing or in the process in which the data value of the input digital signal is decreasing. There is a problem that it cannot be easily detected. That is, in order to limit whether or not the process of increasing or decreasing the data value, it is necessary to compare the word recognition result at a certain time with the word recognition result at the subsequent time. However, Figure 5
As shown in, when a trigger data value such as "1010" is set, since word recognition is performed, trigger detection may be performed at point A or at point B.
Then, when the user wants to perform the trigger detection with "1010" in the process of increasing the data, the person must judge by looking at the display after the measurement. If the trigger is detected at the point B (decreasing process), the measurement must be repeated until the trigger is applied at the point A (increasing process). Further, if the data value corresponding to the trigger data value occurs only once, the detection may be missed, and the detection cannot be performed accurately.
【００１０】さらに、入力ディジタル信号系列はアナロ
グ／ディジタル変換後の離散データ系列であるため、上
記トリガデータ値に対応するアナログ信号レベル値がア
ナログ／ディジタルコンバータのアナログ入力側では存
在していてもディジタル出力側の離散データ系列内では
存在しない場合、トリガデータ値でのトリガ検出ができ
ないという問題があった。すなわち、例えば図６に示す
ように、“１０００”というトリガデータ値に対して
は、それに対応するアナログ信号（曲線で示す）は入力
されていたが、アナログ／ディジタル変換後のデータ値
（黒点で示す）としては存在していないため、“１００
０”というトリガデータ値でのトリガ検出ができない。Further, since the input digital signal sequence is a discrete data sequence after analog / digital conversion, even if an analog signal level value corresponding to the above trigger data value exists on the analog input side of the analog / digital converter, it is digital. If it does not exist in the discrete data sequence on the output side, there is a problem that the trigger cannot be detected by the trigger data value. That is, for example, as shown in FIG. 6, for a trigger data value of “1000”, an analog signal (shown by a curve) corresponding to the trigger data value was input, but a data value after analog / digital conversion (black dot indicates (Shown) does not exist, so "100
Trigger detection with a trigger data value of 0 "cannot be performed.
【００１１】また、従来、一定範囲のデータ値をトリガ
データ値として設定できる機能があり、機能で前記の問
題はある程度解決できるが、データ値が増加又は減少し
ている過程を限定してトリガ検出することはできない。Further, conventionally, there is a function of setting a data value in a certain range as a trigger data value, and the above problem can be solved by the function, but the trigger detection is limited by the process of increasing or decreasing the data value. You cannot do it.
【００１２】本発明は、上記のような従来の問題を解決
するものであり、入力ディジタル信号のデータ値が増加
している過程におけるトリガデータ値、あるいは入力デ
ィジタル信号のデータ値が減少している過程におけるト
リガデータ値を検出する機能を有し、かつ、上記トリガ
データ値に対応するアナログ信号レベル値がアナログ／
ディジタルコンバータのアナログ入力側では存在してい
て、サンプリングの結果として出力側のディジタル信号
系列内にトリガデータ値が存在していない場合において
も、上記トリガデータ値に対応するアナログ信号レベル
の出現時点の直後にサンプリングされたデータをトリガ
として検出する機能を有するロジックアナライザを提供
することを目的とする。The present invention solves the above-mentioned conventional problems, in which the trigger data value in the process of increasing the data value of the input digital signal or the data value of the input digital signal decreases. Has the function of detecting the trigger data value in the process, and the analog signal level value corresponding to the trigger data value is analog /
Even if the analog signal exists on the analog input side of the digital converter and the trigger data value does not exist in the digital signal sequence on the output side as a result of sampling, the analog signal level corresponding to the trigger data value is output at the present time. An object of the present invention is to provide a logic analyzer having a function of detecting data sampled immediately afterwards as a trigger.
【００１３】[0013]
【課題を解決するための手段】本発明は上記目的を達成
するために、入力ディジタル信号を連続して少なくとも
２つサンプリングするサンプリング手段と、サンプリン
グされたデータ値をラッチ保持するラッチ保持手段と、
トリガとして検出するトリガデータ値を設定する手段
と、このトリガデータ値の検出を入力ディジタル信号の
データ値が増加あるいは減少しているときにおこなうと
限定する手段と、上記ラッチ保持した２つのデータ値と
上記トリガデータ値とを比較する比較手段と、これた３
つの値の比較結果に基づいてトリガ信号を出力するトリ
ガ発生手段とを具備したものである。In order to achieve the above object, the present invention comprises sampling means for sampling at least two input digital signals in succession, and latch holding means for latching and holding sampled data values.
Means for setting a trigger data value to be detected as a trigger, means for limiting the detection of the trigger data value when the data value of the input digital signal is increasing or decreasing, and two data values held by the latch And comparing means for comparing the trigger data value with
Trigger generating means for outputting a trigger signal based on the result of comparison of two values.
【００１４】[0014]
【作用】本発明によれば、入力ディジタル信号の連続す
る少なくとも２つのデータ値が予め設定されたトリガデ
ータ値と大小比較されることで、２つのデータ値がトリ
ガデータ値をいわば挟み込むことができたときは、アナ
ログ信号レベル値は設定されたトリガデータ値を横切っ
たことになり、トリガ検出が行われ、トリガ信号が出力
される。従って上記トリガデータ値が入力ディジタル信
号系列に存在しえなかった場合においてもトリガとして
捉えることができる。According to the present invention, at least two consecutive data values of the input digital signal are compared in magnitude with a preset trigger data value, so that the two data values can sandwich the trigger data value. In this case, the analog signal level value has crossed the set trigger data value, trigger detection is performed, and the trigger signal is output. Therefore, even when the trigger data value cannot exist in the input digital signal sequence, it can be regarded as a trigger.
【００１５】そして、このとき、２つのデータ値のどち
らかが設定されたトリガデータ値より大きいか又は小さ
い場合にのみトリガが信号の出力を行うものとできるの
で、入力ディジタル信号のデータ値が増加方向あるいは
減少方向に変化する過程に限定してトリガデータを検出
することが可能になる。At this time, since the trigger can output the signal only when either of the two data values is larger or smaller than the set trigger data value, the data value of the input digital signal increases. It becomes possible to detect the trigger data only in the process of changing in the direction of decrease or in the direction of decrease.
【００１６】[0016]
【実施例】図１は本発明の一実施例のロジックアナライ
ザの構成を示すブロック図である。１はプローブであ
り、図示しない被測定対象から出力されるディジタル信
号をこのプローブ１内のコンパレータに導き、ディジタ
ル／アナログコンバータ２から出力されるスレッショホ
ルド電圧とコンパレータで比較して、その比較結果に応
じてハイレベルとローレベルに論理整形する。３はプロ
ーブ４からサンプリングクロックとして出力される外部
クロックを選択するか、あるいはロジックアナライザに
内蔵されたクロックジェネレータ５で発生した内部クロ
ックをサンプリングクロックとして選択するクロック選
択回路、６はこのクロック選択回路３で選択されたサン
プリングクロックによって上記プローブ１から出力され
る論理整形されたハイレベル、ローレベルのディジタル
信号をサンプリングし、かつラッチするサンプル／ラッ
チ回路である。７はクロック選択回路３で選択されたサ
ンプリングクロック間における入力ディジタル信号のグ
リッチを検出するグリッチ検出回路である。1 is a block diagram showing the configuration of a logic analyzer according to an embodiment of the present invention. Reference numeral 1 denotes a probe, which guides a digital signal output from an object to be measured (not shown) to a comparator in the probe 1, compares the threshold voltage output from the digital / analog converter 2 with the comparator, and responds to the comparison result. Logically shape into high level and low level. Reference numeral 3 is a clock selection circuit for selecting an external clock output from the probe 4 as a sampling clock, or for selecting an internal clock generated by a clock generator 5 incorporated in the logic analyzer as a sampling clock, and 6 is this clock selection circuit 3 This is a sample / latch circuit for sampling and latching the logic-shaped high-level and low-level digital signals output from the probe 1 in accordance with the sampling clock selected in. A glitch detection circuit 7 detects a glitch of the input digital signal between the sampling clocks selected by the clock selection circuit 3.
【００１７】８は予め設定したワードとサンプル／ラッ
チ回路６から出力されるサンプリングされた信号とを比
較してこの両者が一致すると、検出信号を出力するワー
ド検出回路である。９はサンプル／ラッチ回路６から出
力されるサンプリングされた信号の立ち上がり、あるい
は立ち下がりのエッジを検出するエッジ検出回路であ
る。Reference numeral 8 is a word detection circuit which compares a preset word with a sampled signal output from the sample / latch circuit 6 and outputs a detection signal when the two match. Reference numeral 9 is an edge detection circuit for detecting the rising or falling edge of the sampled signal output from the sample / latch circuit 6.
【００１８】２５はサンプル／ラッチ回路６から出力さ
れるサンプリングされた信号系列が増加又は減少してい
る過程における特定のデータを検出するスロープ検出回
路である。Reference numeral 25 is a slope detection circuit for detecting specific data in the process of increasing or decreasing the sampled signal series output from the sample / latch circuit 6.
【００１９】１０はグリッチ検出回路７から出力される
検出信号と、ワード検出回路８から出力される検出信号
と、エッジ検出回路９から出力される検出信号と、スロ
ープ検出回路２５から出力される検出信号とを予め設定
した組合せで合成し、トリガ検出信号を出力するトリガ
検出回路、１１はこのトリガ検出回路１０から出力され
るトリガ検出信号でカウント動作を開始し、予め設定さ
れたディレイ数をカウントすると、カウント動作を停止
するディレイカウンタである。１２はメモリアドレスカ
ウンタであり、ディレイカウンタ１１がカウント動作を
停止するとこのメモリアドレスカウンタもカウント動作
を停止する。１３はこのメモリアドレスカウンタ１２か
ら出力されるアドレスデータのアドレス指定に基づき、
サンプル／ラッチ回路６から出力されるサンプリングさ
れた信号を記憶し、メモリアドレスカウンタ１２のカウ
ント動作が終了すると同時に、サンプリングされた信号
の記憶動作を終了するバッファメモリである。Reference numeral 10 denotes a detection signal output from the glitch detection circuit 7, a detection signal output from the word detection circuit 8, a detection signal output from the edge detection circuit 9, and a detection signal output from the slope detection circuit 25. A trigger detection circuit for synthesizing signals with a preset combination and outputting a trigger detection signal, 11 starts a counting operation with the trigger detection signal output from the trigger detection circuit 10, and counts a preset number of delays. Then, the delay counter stops the counting operation. Reference numeral 12 is a memory address counter, and when the delay counter 11 stops the counting operation, this memory address counter also stops the counting operation. 13 is based on the address designation of the address data output from the memory address counter 12,
It is a buffer memory that stores the sampled signal output from the sample / latch circuit 6 and ends the storage operation of the sampled signal at the same time when the counting operation of the memory address counter 12 ends.
【００２０】１４はバッファメモリ１３から転送されて
くるデータを記憶するアクイジションメモリであり、そ
の記憶データはステート表示、タイミング表示、グラフ
ィック表示等の表示形式に従って後述する中央処理装置
（以下、ＣＰＵという）により処理され、ビデオランダ
ムアクセスメモリ１５（以下、ビデオＲＡＭという）へ
処理結果が転送される。Reference numeral 14 is an acquisition memory for storing data transferred from the buffer memory 13, and the stored data is a central processing unit (hereinafter referred to as CPU) which will be described later in accordance with a display format such as state display, timing display and graphic display. And the processing result is transferred to the video random access memory 15 (hereinafter referred to as video RAM).
【００２１】１６は常時上記ビデオＲＡＭ１５の内容を
読み取り、表示装置１７へ表示するためのビデオ信号、
水平同期信号、垂直同期信号を生成するディスプレイコ
ントロール回路、１８は上記アクイジションメモリ１４
の記憶内容を一時的に記憶するリファレンスメモリであ
る。１９は本実施例のロジックアナライザの一連の動作
制御を、リードオンメモリ２０（以下、ＲＯＭという）
に記憶されているプログラムに従って、キーボード２１
の操作により入力される情報や、ハードウエア論理状態
をモニタして行うＣＰＵであり、２２はＣＰＵ１９が一
連の処理を行うときに必要とするデータの書込みや、読
み出しを行うワーク用のランダムアクセスメモリ（以
下、ＲＡＭという）である。Reference numeral 16 is a video signal for constantly reading the contents of the video RAM 15 and displaying it on the display device 17,
A display control circuit for generating a horizontal synchronizing signal and a vertical synchronizing signal, 18 is the acquisition memory 14
It is a reference memory for temporarily storing the storage contents of. Reference numeral 19 is a read-on memory 20 (hereinafter, referred to as ROM) which controls a series of operation of the logic analyzer of this embodiment.
According to the program stored in the keyboard 21
Is a CPU that monitors the information input by the operation and the hardware logic state, and 22 is a random access memory for work that writes and reads data required when the CPU 19 performs a series of processes. (Hereinafter referred to as RAM).
【００２２】２３はディジタル／アナログコンバータ
２、クロック選択回路３、グリッチ検出回路７、ワード
検出回路８、エッジ検出回路９、ミスコード検出回路２
５、トリガ検出回路１０、ディレイカウンタ１１、メモ
リアドレスカウンタ１２、アクイジションメモリ１４、
ビデオＲＡＭ１５、リファレンスメモリ１８、ＲＯＭ２
０、キーボード２１、ＲＡＭ２２とＣＰＵ１９の間のデ
ータ伝送を行うデータバスである。Reference numeral 23 is a digital / analog converter 2, a clock selection circuit 3, a glitch detection circuit 7, a word detection circuit 8, an edge detection circuit 9, and a miss code detection circuit 2.
5, trigger detection circuit 10, delay counter 11, memory address counter 12, acquisition memory 14,
Video RAM 15, reference memory 18, ROM 2
0, the keyboard 21, the RAM 22, and the CPU 19 are data buses for data transmission.
【００２３】２４はディジタル／アナログコンバータ
２、クロック選択回路３、グリッチ検出回路７、ワード
検出回路８、エッジ検出回路９、スロープ検出回路２
５、トリガ検出回路１０、ディレイカウンタ１１、メモ
リアドレスカウンタ１２、アクイジションメモリ１４、
ビデオＲＡＭ１５、リファレンスメモリ１８、ＲＯＭ２
０、キーボード２１、ＲＡＭ２２とＣＰＵ１９との間で
アドレスデータを転送するためのアドレスバスである。Reference numeral 24 is a digital / analog converter 2, a clock selection circuit 3, a glitch detection circuit 7, a word detection circuit 8, an edge detection circuit 9, and a slope detection circuit 2.
5, trigger detection circuit 10, delay counter 11, memory address counter 12, acquisition memory 14,
Video RAM 15, reference memory 18, ROM 2
0, keyboard 21, RAM 22 and CPU 19 are address buses for transferring address data.
【００２４】図２はスロープ検出回路２５の詳細を示す
回路図である。また、図３は図２の回路の動作を示すタ
イミングチャートであり、図４は入力ディジタル信号系
列の一例を示す波形図である。FIG. 2 is a circuit diagram showing details of the slope detection circuit 25. 3 is a timing chart showing the operation of the circuit of FIG. 2, and FIG. 4 is a waveform chart showing an example of an input digital signal sequence.
【００２５】２７は図１のサンプル／ラッチ回路６から
のデータでありサンプリングクロック２６によってラッ
チ２８、ラッチ２９に順次ラッチされ保持される。ラッ
チ２９によって保持されているＮ番目のデータ３１は比
較器３５のＢ入力側に入力される。ラッチ２８によって
保持されるＮ＋１番目のデータ３０は比較器３４のＡ入
力側に入力される。一方、Ｉ／Ｏポート３２からの設定
値３３は比較器３４のＢ入力側と比較器３５のＡ入力側
にそれぞれ入力される。比較器３４のＡ≧Ｂ出力信号３
６はＡ入力側のデータ値がＢ入力側のデータ値以上のと
きにハイレベルとなり、Ａ＜Ｂ出力信号３７はＢ入力側
のデータ値がＡ入力側のデータ値よりも大きいときにハ
イレベルとなる。一方、比較器３５のＡ≧Ｂ出力信号３
８はＡ入力側のデータ値がＢ入力側のときにハイレベル
となり、Ａ＜Ｂ出力信号３９はＢ入力側のデータ値がＡ
入力側のデータ値よりも大きいときにハイレベルとな
る。Reference numeral 27 is data from the sample / latch circuit 6 of FIG. 1, which is sequentially latched and held in the latch 28 and the latch 29 by the sampling clock 26. The Nth data 31 held by the latch 29 is input to the B input side of the comparator 35. The N + 1th data 30 held by the latch 28 is input to the A input side of the comparator 34. On the other hand, the set value 33 from the I / O port 32 is input to the B input side of the comparator 34 and the A input side of the comparator 35, respectively. A ≧ B output signal 3 of the comparator 34
6 is high level when the data value on the A input side is greater than or equal to the data value on the B input side, and A <B output signal 37 is high level when the data value on the B input side is larger than the data value on the A input side. Becomes On the other hand, A ≧ B output signal 3 of the comparator 35
8 becomes high level when the data value on the A input side is the B input side, and A <B output signal 39 has the data value on the B input side is A
It becomes high level when it is larger than the data value on the input side.
【００２６】Ｉ／Ｏポート４０の出力信号４１は、入力
ディジタル信号の増加過程においてトリガ検出を行うと
きにハイレベルとなり、出力信号４２は、入力ディジタ
ル信号の減少過程においてトリガ検出を行うときにハイ
レベルとなる。The output signal 41 of the I / O port 40 becomes high level when the trigger detection is performed in the increasing process of the input digital signal, and the output signal 42 becomes high level when the trigger detection is performed in the decreasing process of the input digital signal. It becomes a level.
【００２７】比較器３４の出力信号３６と比較器３５の
出力信号３８とＩ／Ｏポート４０の出力信号４１はＡＮ
Ｄゲート４３に入力されており、３つの入力信号がすべ
てハイレベルのときのみ、従ってＮ番目のデータ値≦設
定値（トリガデータ値）≦Ｎ＋１番目のデータ値であり
且つ増加過程（Ｎ番目のデータ値≦Ｎ＋１番目のデータ
値）が限定条件とされているときのみ、ＡＮＤゲート４
３の出力信号４５がハイレベルとなり、ＯＲゲート４７
に入力される。The output signal 36 of the comparator 34, the output signal 38 of the comparator 35 and the output signal 41 of the I / O port 40 are AN.
It is input to the D gate 43, and only when all of the three input signals are at the high level, therefore the Nth data value ≦ the set value (trigger data value) ≦ N + 1th data value and the increasing process (the Nth data value). AND gate 4 only when the limiting condition is (data value ≦ N + 1th data value)
The output signal 45 of 3 becomes high level, and the OR gate 47
Entered in.
【００２８】また、比較器３４の出力信号３７と比較器
３５の出力信号３９とＩ／Ｏポート４０の出力信号４２
はＡＮＤゲート４４に入力されており、３つの入力信号
が全てハイレベルのときのみ、従ってＮ番目のデータ値
≧設定値（トリガデータ値）≧Ｎ＋１番目のデータ値で
あり且つ増加過程（Ｎ番目のデータ値≧Ｎ＋１番目のデ
ータ値）が限定条件とされているときのみ、ＡＮＤゲー
ト４４の出力信号４６がハイレベルとなり、ＯＲゲート
４７に入力される。Further, the output signal 37 of the comparator 34, the output signal 39 of the comparator 35 and the output signal 42 of the I / O port 40.
Is input to the AND gate 44, and only when all three input signals are at high level, therefore, the Nth data value ≧ the set value (trigger data value) ≧ N + 1th data value and the increasing process (Nth The output signal 46 of the AND gate 44 becomes the high level and is input to the OR gate 47 only when the data value of (.gtoreq.N + 1) th data value of is a limiting condition.
【００２９】そして、出力信号４５，４６のいずれか一
方でもハイレベルであれば、ＯＲゲート４７の出力信号
４８はハイレベルとなり、フリップフロップ４９のＤ入
力に入力され、サンプリングクロック２６でサンプリン
グされ、出力信号５０がハイレベルとなり、スロープ検
出信号を図１のトリガ検出回路１０へ送出する。When either one of the output signals 45 and 46 is high level, the output signal 48 of the OR gate 47 becomes high level, is input to the D input of the flip-flop 49, and is sampled by the sampling clock 26. The output signal 50 becomes high level, and the slope detection signal is sent to the trigger detection circuit 10 in FIG.
【００３０】以上のように、上記実施例によれば、Ｎ番
目のデータ値とＮ＋１番目のデータ値及び設定されたト
リガデータ値の大小を比較することにより、Ｎ番目のデ
ータ値とＮ＋１番目のデータ値がトリガデータ値を挟み
込むことができたときは、仮に変換後の入力ディジタル
信号系列にトリガデータ値に対応するものが存在しえな
いことが変換結果により生じた場合でも、変換前のアナ
ログ信号レベル値はトリガデータ値を横切ったことがわ
かり、トリガ検出が正確に行われる。As described above, according to the above embodiment, by comparing the Nth data value with the N + 1th data value and the set trigger data value, the Nth data value and the N + 1th data value are compared. If the data value can sandwich the trigger data value, even if the conversion result indicates that the converted input digital signal sequence may not correspond to the trigger data value, the analog data before conversion will not be generated. It can be seen that the signal level value has crossed the trigger data value and trigger detection is accurate.
【００３１】またトリガデータ値に対しＮ番目のデータ
値とＮ＋１番目のデータ値のいずれが大きいか又は小さ
いかにより、データ値が増加する過程にあるかあるいは
減少する過程にあるかを特定することができる。従って
増加過程あるいは減少過程である場合にのみトリガ検出
を行うという限定条件も容易に付けることができる。そ
して、それらの限定条件を付けるだけで、従来のように
測定結果表示を人が見て判断し、その結果によっては再
度測定を繰り返すという繁雑さをなくすことができ、ト
リガ検出を容易にすることができる。It is also possible to specify whether the data value is in the process of increasing or decreasing depending on which of the Nth data value and the N + 1th data value is larger or smaller than the trigger data value. You can Therefore, the limiting condition that the trigger detection is performed only when the process is the increasing process or the decreasing process can be easily added. Then, by simply adding those limiting conditions, it is possible to eliminate the complexity of having a person visually judge the measurement result display and repeat the measurement depending on the result, which facilitates trigger detection. You can
【００３２】[0032]
【発明の効果】以上のように、本発明によれば、アナロ
グ／ディジタル変換後の入力ディジタル信号系列に、ト
リガデータ値に対応するデータ値が存在しえなかった場
合においても、連続してサンプリングされた少なくとも
２つのデータ値がトリガデータ値をいわば挟み込むこと
ができたときは、アナログ信号レベル値としては設定さ
れたトリガデータ値を横切ったことがわかるので、正確
なトリガ検出が行われる。また２つのデータ値のどちら
が設定されたトリガデータ値より大きいかまたは小さい
場合にのみトリガ検出を行いトリガ信号の出力を行うも
のとでき、入力ディジタル信号のデータ値が増加方向あ
るいは減少方向に変化する過程に限定してのトリガ検出
を行うことが容易となる。As described above, according to the present invention, continuous sampling is performed even when a data value corresponding to a trigger data value cannot exist in an input digital signal sequence after analog / digital conversion. When the at least two data values that have been set can sandwich the trigger data value, so to speak, it is known that the set trigger data value has been crossed as the analog signal level value, so that accurate trigger detection is performed. Also, the trigger detection can be performed and the trigger signal can be output only when which of the two data values is larger or smaller than the set trigger data value, and the data value of the input digital signal changes in the increasing or decreasing direction. It becomes easy to perform the trigger detection only in the process.
【図１】本発明の一実施例におけるロジックアナライザ
の概略ブロック図FIG. 1 is a schematic block diagram of a logic analyzer according to an embodiment of the present invention.
【図２】上記実施例に用いるスロープ検出回路の詳細を
示す回路図FIG. 2 is a circuit diagram showing details of a slope detection circuit used in the above embodiment.
【図３】スロープ検出回路の動作を示すタイミングチャ
ートFIG. 3 is a timing chart showing the operation of the slope detection circuit.
【図４】本実施例における入力信号の一例を示す波形図FIG. 4 is a waveform diagram showing an example of an input signal in the present embodiment.
【図５】従来の問題点を示す入力信号の一例を示す波形
図FIG. 5 is a waveform diagram showing an example of an input signal showing a conventional problem.
【図６】従来の問題点を示す入力信号の一例を示す波形
図FIG. 6 is a waveform diagram showing an example of an input signal showing a conventional problem.
１，４ プローブ ３ クロック選択回路 ６ サンプル／ラッチ回路 ７ グリッチ検出回路 ８ トリガ検出回路 ９ ワード検出回路 １０ エッジ検出回路 １１ ディレイカウンタ １２ メモリアドレスカウンタ １３ バッファメモリ １４ アクイジジョンメモリ １８ リファレンスメモリ ２５ スロープ検出回路 ２８，２９，４９ ラッチ ３２，４０， Ｉ／Ｏポート ３４，３５ 比較器 ４３，４４ ＡＮＤゲート ４７ ＯＲゲート 1,4 probe 3 clock selection circuit 6 sample / latch circuit 7 glitch detection circuit 8 trigger detection circuit 9 word detection circuit 10 edge detection circuit 11 delay counter 12 memory address counter 13 buffer memory 14 acquisition memory 18 reference memory 25 slope detection Circuits 28, 29, 49 Latches 32, 40, I / O ports 34, 35 Comparators 43, 44 AND gates 47 OR gates
Claims (1)
も２つサンプリングするサンプリング手段と、サンプリ
ングされたデータ値をラッチ保持するラッチ保持手段
と、トリガとして検出するトリガデータ値を設定する手
段と、このトリガデータ値の検出を入力ディジタル信号
のデータ値が増加あるいは減少しているときにおこなう
ことを限定する手段と、上記ラッチ保持した２つのデー
タ値と上記トリガデータ値とを比較する比較手段と、こ
れら３つの値の比較結果に基づいてトリガ信号を出力す
るトリガ発生手段とを具備することを特徴とするロジッ
クアナライザ。1. A sampling means for continuously sampling at least two input digital signals, a latch holding means for latching and holding a sampled data value, a means for setting a trigger data value to be detected as a trigger, and this trigger. Means for limiting the detection of the data value when the data value of the input digital signal is increasing or decreasing; comparing means for comparing the two data values held by the latch with the trigger data value; 3. A logic analyzer, comprising: trigger generating means for outputting a trigger signal based on a comparison result of three values.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324375A JPH05157770A (en) | 1991-12-09 | 1991-12-09 | Logic analyser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324375A JPH05157770A (en) | 1991-12-09 | 1991-12-09 | Logic analyser |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05157770A true JPH05157770A (en) | 1993-06-25 |
Family
ID=18165095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324375A Pending JPH05157770A (en) | 1991-12-09 | 1991-12-09 | Logic analyser |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05157770A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003279598A (en) * | 2002-02-11 | 2003-10-02 | Tektronix Japan Ltd | Apparatus and method for measuring |
| JP2018194344A (en) * | 2017-05-15 | 2018-12-06 | アンリツ株式会社 | Signal analyzer and signal analysis method |
-
1991
- 1991-12-09 JP JP3324375A patent/JPH05157770A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003279598A (en) * | 2002-02-11 | 2003-10-02 | Tektronix Japan Ltd | Apparatus and method for measuring |
| JP4582999B2 (en) * | 2002-02-11 | 2010-11-17 | テクトロニクス・インコーポレイテッド | Measuring equipment and measuring method |
| JP2018194344A (en) * | 2017-05-15 | 2018-12-06 | アンリツ株式会社 | Signal analyzer and signal analysis method |
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