JPS62255882A - Logic analyzer - Google Patents

Abstract

PURPOSE:To extend the capacity of a trace memory by adding optionally an external memory circuit by a user, by providing an extended address generating circuit, an internal/external memory discriminating address decoding part, and a memory interface, etc. CONSTITUTION:The logical level sample value of a multi-channel digital signal from an information processor 10 functioning as an object to be analyazed, passing through a sampling circuit 2 at every lock is written successively in an internal trace memory circuit 6. When it reaches the capacity of the circuit 6, an extended address from a write/read extended part 50 of a memory controlling circuit is decoded by an internal/external memory discriminating address decoding part 60 of the circuit 6, a memory interface circuit 80 is controlled and sample data exceeding the capacity of the memory circuit 6 is written in an external trace memory circuit 100. Reading of this circuit 100 is executed in the same way by setting an address from an extended memory address generating part 70 far reading of a data processing/control part 7, to the extended part 50, and by only adding an external memory circuit, the trace memory capacity is easily extended.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多チャンネルのディジタル信号の論理レベ
ルをクロック毎に検出し、時系列的に記憶して解析する
ロジックアナライザに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic analyzer that detects the logic level of multi-channel digital signals for each clock, stores and analyzes them in time series.

〔従来の技術〕[Conventional technology]

第２図は、例えば電子雑誌「エレクトロニクス」第２７
巻１２号１１７７〜１１８３頁に示された従来のロジッ
クアナライザＬＡを示すブロック図であり、図において
、１ｏはロジックアナライザＬＡによって動作履歴が解
析される被解析対象の情報処理装置、ｓｌｏは該被解析
対象の情報処理装置１０からロジックアナライザＬＡに
入力されるアドレス情報、データ情報、コントロール信
号。Figure 2 shows, for example, the electronic magazine "Electronics" No. 27.
It is a block diagram showing the conventional logic analyzer LA shown in Vol. 12, pages 1177 to 1183. In the figure, 1o is an information processing device to be analyzed whose operation history is analyzed by the logic analyzer LA, and slo is the information processing device to be analyzed. Address information, data information, and control signals input to the logic analyzer LA from the information processing device 10 to be analyzed.

ステータス信号、エラー情報等の多チャンネルのディジ
タル信号、■は多チャンネルのディジタル信号ｓ１０の
論理レベルを判定するコンパレータ、２はコンパレータ
１の出力信号ＳＬをサンプリングするサンプリング回路
、３はコンパレータ１の出力信号Ｓ１のうち外部クロッ
クに相当する信号と、後述するデータ処理・制御部７か
らの内部クロック及びクロック設定情１ｓ３７を基に、
クロックＳ３を生成するクロンクジエネレータ、４はサ
ンプリングされた人力データＳ２．クロックＳ３及びデ
ータ処理・制御部７からのトリガ・トレース設定情報Ｓ
４７を基に、トリガ及びトレース条件の設定９判定を行
なうトリガジェネレータ、５はトリガジェネレータ４か
らの書込み信号、トレースストップ信号Ｓ４及びデータ
処理・制御部７からの情報３５７などにより、後述する
内部トレースメモリ回路６のアドレス情報、リードライ
ト情報等Ｓ５を生成するメモリコントロール回路、６は
サンプリング回路２がサンプリングされた入力データＳ
２をアドレス情報、リードライト情報等Ｓ５により記憶
して当該データを出力する内部トレースメモリ回路、７
は内部トレースメモリ回路６からメモリ情報Ｓ６を読出
し、そのメモリ情９１３６を加工し、タイミングチャー
ト、逆アセンブリリスト等を表示・記録したり、フロッ
ピィディスク等の補助記憶装置に蓄積したり、その加工
データを外部に出力したり、クロックジェネレータ３．
トリガジェネレータ４．メモリコントロール回路５に対
し、設定情報を送受したりするデータ処理・制御部であ
る。Multi-channel digital signals such as status signals and error information, ■ is a comparator that determines the logic level of the multi-channel digital signal s10, 2 is a sampling circuit that samples the output signal SL of comparator 1, and 3 is the output signal of comparator 1 Based on the signal corresponding to the external clock in S1, and the internal clock and clock setting information 1s37 from the data processing/control unit 7, which will be described later,
A clock generator 4 generates the clock S3, and 4 is the sampled human input data S2. Trigger/trace setting information S from clock S3 and data processing/control unit 7
A trigger generator 5 performs a trigger and trace condition setting 9 determination based on 47, and 5 performs an internal trace, which will be described later, using a write signal from the trigger generator 4, a trace stop signal S4, information 357 from the data processing/control unit 7, etc. A memory control circuit generates address information, read/write information, etc. S5 of the memory circuit 6, and 6 is input data S sampled by the sampling circuit 2.
7 an internal trace memory circuit that stores address information, read/write information, etc. in S5 and outputs the data;
reads the memory information S6 from the internal trace memory circuit 6, processes the memory information 9136, displays and records timing charts, disassembly lists, etc., stores the processed data in an auxiliary storage device such as a floppy disk, etc. output to the outside or clock generator 3.
Trigger generator 4. This is a data processing/control unit that sends and receives setting information to and from the memory control circuit 5.

次に動作について説明する。ロジックアナライザＬＡは
、一般にハードウェア解析を目的とするロジック・タイ
ミング・アナライザとソフトウェアのモニタを主に行な
うロジック・ステート、アナライザの２種の機能を有し
ている。どちらもハードウェア的には殆んど同様なので
ここではロジック・ステート・アナライザについて動作
説明する。Next, the operation will be explained. The logic analyzer LA generally has two functions: a logic timing analyzer for the purpose of hardware analysis, and a logic state analyzer for mainly monitoring software. Since both are almost the same in terms of hardware, the operation of the logic state analyzer will be explained here.

被解析対象の情報処理装置１０のアドレス情報。Address information of the information processing device 10 to be analyzed.

データ情報、コントロール信号、ステータス信号。data information, control signals, status signals.

エラー情報等の多チャンネルのディジタル信号Ｓ１０は
、ロジックアナライザＬＡのコンパレータ１を介してサ
ンプリング回路２の入力となる。一方、コンパレータ１
の出力信号Ｓ１のうち、クロック生成用信号はクロック
ジェネレータ３に入り、予めデータ処理・制御部７から
送出されたクロック設定情報３３７等により設定されて
いるクロック生成条件により被解析対象の情報処理装置
１０の内部動作に同期したクロックＳ３を生成して、サ
ンプリング回路２と、トリガジェネレータ４に送出する
。A multi-channel digital signal S10 such as error information is input to a sampling circuit 2 via a comparator 1 of a logic analyzer LA. On the other hand, comparator 1
Of the output signal S1, the clock generation signal enters the clock generator 3, and is generated by the information processing device to be analyzed according to the clock generation conditions set by the clock setting information 337 etc. sent out in advance from the data processing/control unit 7. 10 is generated and sent to the sampling circuit 2 and the trigger generator 4.

サンプリング回路２は、前述の入力データをサンプリン
グした後、内部トレースメモリ回路６の入力データＳ２
として出力すると共に、一部のデータはトリガジェネレ
ータ４にも出力する。トリガジェネレータ４に入力され
た入力データＳ２は、予めデータ処理・制御部７から送
出されたトリガ・トレース設定情報Ｓ４７により設定さ
れている特定命令、特定データ、特定アドレス等のトリ
ガ・トレース条件と比較されて書込み信号、トレースス
トップ信号Ｓ４が生成され、メモリコントロール回路５
に与えられる。After sampling the input data described above, the sampling circuit 2 samples the input data S2 of the internal trace memory circuit 6.
At the same time, part of the data is also output to the trigger generator 4. The input data S2 input to the trigger generator 4 is compared with trigger/trace conditions such as a specific command, specific data, specific address, etc. set by the trigger/trace setting information S47 sent from the data processing/control unit 7 in advance. A write signal and a trace stop signal S4 are generated, and the memory control circuit 5
given to.

メモリコントロール回路５では、予め、データ処理・制
御部７から送出された書込み・読出しモード設定情報、
トリガストップディレィ情報、読出しアドレス情報、続
出しコマンド情報等の情報３５７により、書込みモード
及びトリガストップディレィが設定されている。書込み
信号、トレースストップ信号Ｓ４は、その設定条件に従
って、書込み信号が入る毎にアドレスカウンタをカウン
トアツプし、内部トレースメモリ回路６のアドレス情報
、リードライト情報等Ｓ５を生成し、内部トレースメモ
リ回路６に与える。In the memory control circuit 5, the write/read mode setting information sent from the data processing/control unit 7 in advance,
The write mode and trigger stop delay are set by information 357 such as trigger stop delay information, read address information, and successive command information. The write signal and trace stop signal S4 count up the address counter every time the write signal is input according to the setting conditions, generate address information, read/write information, etc. S5 of the internal trace memory circuit 6, and output the internal trace memory circuit 6. give to

内部トレースメモリ回路６は、サンプリング回路２から
の入力データＳ２を書込みデータとし、アドレス情報、
リードライト情報等Ｓ５に従って、データが書込まれる
。The internal trace memory circuit 6 uses the input data S2 from the sampling circuit 2 as write data and stores address information,
Data is written according to S5 such as read/write information.

従って、被解析対象の情報処理装置１０の動作の１ステ
ツプ毎に該被解析対象の情報処理装置１０の内部情報が
、設定されたトレース条件に合致すれば、その情報を内
部トレースメモリ回路６に順次、書込んで行く、もし、
メモリ容量が動作のＮステップで埋まってしまうと、Ｎ
＋１のステップからは内部トレースメモリ回路６の書込
み開始アドレスから上書きするようにメモリコントロー
ル回路５は制御する。このようにして、被解析対象の情
報処理装置ｌＯの内部情報は、無限ループで書込まれて
行く。ここで、もし内部情報でトレースストップ条件と
合致する情報があられれた場合は、メモリコントロール
回路５はトリガジェネレータ４からの書込み信号、トレ
ースストップ信号Ｓ４により、その時点から、設定され
たディレィ数だけ内部トレースメモリ回路６にデータを
書込み、以後は内部トレースメモリ回路６への書込みを
停止する。よって内部トレースメモリ回路６の内容は、
トレースストップ検知前後の被解析対象の情報処理装置
１０の内部情報が内部トレースメモリ回路６のメモリ容
量の分だけ格納される。内部トレースメモリ回路６に格
納された情報即ち被解析対象の情報処理装置１０の内部
動作履歴は、後でデータ処理・制御部７から書込み・読
出しモード設定情報、トリガストップディレィ情報、読
出しアドレス情報、読出しコマンド情報等の情報Ｓ５７
のうち、書込み・読出しモード設定情報。Therefore, if the internal information of the information processing device 10 to be analyzed matches the set trace condition for each step of the operation of the information processing device 10 to be analyzed, that information is stored in the internal trace memory circuit 6. I will write them one by one, if...
If the memory capacity is filled with N steps of operation, N
From step +1, the memory control circuit 5 controls the internal trace memory circuit 6 to overwrite from the write start address. In this way, the internal information of the information processing device IO to be analyzed is written in an infinite loop. Here, if information matching the trace stop condition is found in the internal information, the memory control circuit 5 uses the write signal from the trigger generator 4 and the trace stop signal S4 from that point on for the set delay number. Data is written to the internal trace memory circuit 6, and thereafter, writing to the internal trace memory circuit 6 is stopped. Therefore, the contents of the internal trace memory circuit 6 are as follows.
Internal information of the information processing device 10 to be analyzed before and after trace stop detection is stored in an amount equal to the memory capacity of the internal trace memory circuit 6. The information stored in the internal trace memory circuit 6, that is, the internal operation history of the information processing device 10 to be analyzed, is later transferred from the data processing/control unit 7 to write/read mode setting information, trigger stop delay information, read address information, Information such as read command information S57
Of these, write/read mode setting information.

読出しアドレス情報、読出しコマンド情報をメモリコン
トロール回路５に送出し、メモリ情ｆＤｓ、６を順次、
読出し、そのデータを解析し、逆アセンブリ表示、記録
等を行なうことで、知ることができる。The read address information and read command information are sent to the memory control circuit 5, and the memory information fDs, 6 is sequentially sent to the memory control circuit 5.
This can be known by reading out the data, analyzing the data, disassembling it, displaying it, recording it, etc.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のロジックアナライザは以上のように構成されてい
るので、被解析対象の情報処理装置の内部動作は、メモ
リ容量やトレース条件で制限される時間しか連続してト
レースすることが出来ず、この制限時間以上の連続した
トレースをしたい場合には、メモリ容量を追加するため
にロジックアナライザ内部を改造する必要があり、この
ためユーザーはロジックアナライザの製作者にそれを依
頼せねばならず、不便であり、また高価なものになるな
どの問題点があった。Conventional logic analyzers are configured as described above, so the internal operation of the information processing device to be analyzed can only be traced continuously for a period of time limited by memory capacity and tracing conditions. If you want to trace continuously for more than an hour, you need to modify the inside of the logic analyzer to add memory capacity, which is inconvenient and requires the user to ask the manufacturer of the logic analyzer to do this. , and there were other problems such as being expensive.

この発明は、上記のような問題点を解消するためになさ
れたもので、ロジックアナライザの内部を改造すること
なく、内部トレースメモリ回路と同機能の外部トレース
メモリ回路を外部に付加出来るロジックアナライザを得
ることを目的とする。This invention was made to solve the above problems, and provides a logic analyzer that can add an external trace memory circuit with the same function as the internal trace memory circuit without modifying the inside of the logic analyzer. The purpose is to obtain.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るロジックアナライザは、読出し用拡張メ
モリアドレス情報生成部をもつデータ処理・制御部と、
書込み用拡張アドレス情報を生成し且つ読出し用拡張ア
ドレス情報をセットする書込み・読出し拡張部をもつメ
モリコントロール回路と、内部トレースメモリ回路か外
部トレースメモリ回路かを判別する内部メモリ判別用ア
ドレス解読部をもつ内部トレースメモリ回路と、外部ト
レースメモリ回路をアクセスできるメモリインクフェイ
ス回路とを具備したものである。The logic analyzer according to the present invention includes a data processing/control section having a read extended memory address information generation section;
A memory control circuit has a write/read extension section that generates extended address information for writing and sets extended address information for reading, and an address decoder section for determining internal memory that determines whether it is an internal trace memory circuit or an external trace memory circuit. The device is equipped with an internal trace memory circuit and a memory ink face circuit that can access the external trace memory circuit.

〔作用〕[Effect]

この発明におけるロジックアナライザは、拡張アドレス
生成回路、内外メモリ判別用アドレス解読部及びメモリ
インクフェイス回路を具備するため、内部トレースメモ
リ回路と同機能の外部トレースメモリ回路をユーザーが
任意に付加した場合、ハードウェアを改造することなく
、トレースメモリ容量範囲を任意に設定、アクセスでき
る。The logic analyzer according to the present invention is equipped with an extended address generation circuit, an address decoder for internal and external memory discrimination, and a memory ink face circuit, so if the user arbitrarily adds an external trace memory circuit with the same function as the internal trace memory circuit, The trace memory capacity range can be arbitrarily set and accessed without modifying the hardware.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図において、１．　２．　３．　４．　５．　６゜７．
１０．Ｓｌ、Ｓ２．Ｓ３．Ｓ４，３１０で示された構成
要素は、従来の技術として説明した第２図と同一である
。以下、従来のものと異なる構成要素について、第２図
と対比して説明する。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 1. 2. 3. 4. 5. 6゜7.
10. Sl, S2. S3. The components indicated by S4, 310 are the same as those in FIG. 2 described as the prior art. Hereinafter, components different from the conventional one will be explained in comparison with FIG. 2.

５０は後述する内部トレースメモリ回路６のメモリ容量
以上の書込みアドレス情報を生成するためのメモリコン
トロール回路５の内部カウンタと接続された書込み用拡
張アドレス生成用内部カウンタ及び読出し用拡張アドレ
スセット用レジスタからなる書込み・読出し拡張部、Ｓ
５０は書込み・読出し拡張部５０から出力される内部ト
レースメモリ回路６のメモリ容量以上の拡張アドレス情
報、５５７０は書込み・読出し拡張部５０に拡張された
読出し用アドレス値をセントする拡張されたアドレス情
報、６０は拡張アドレス情報Ｓ５０が内部トレースメモ
リ回路６か後述する外部トレースメモリ回路１００かを
判別するアドレス解読部、７０は外部トレースメモリ回
路１００を付加することにより増大するメモリ容量に対
応するメモリ容量を設定したときそれに相当する設定し
たメモリ空間を読出すだめの読出し用拡張メモリアドレ
ス情報生成部である。８０は入力データＳ２とアドレス
情報、リードライト情報等Ｓ５と拡張アドレス情報群３
５０とメモリ情報３６等のトレースメモリアクセス関連
情報のバッファ回路や該バッファ回路の方向を後述する
外部トレースメモリ回路１００倶Ｉに送出するかあるい
は読出すかの制御を行う制御回路及び接続用のコネクタ
等を具備してトレースメモリアクセス関連情報接続ケー
ブル５１００の使用により容易に外部トレースメモリ１
００をアクセスすることができるようにしたメモリイン
クフェイス回路である。１００はロジックアナライザＬ
Ａの内部トレースメモリ回路６と同一機能を有する外部
トレースメモリ回路であり、ロジックアナライザＬＡの
外部に設置するためのものである。Reference numeral 50 indicates an internal counter for generating an extended address for writing and a register for setting an extended address for reading, which are connected to an internal counter of the memory control circuit 5 for generating write address information exceeding the memory capacity of the internal trace memory circuit 6, which will be described later. write/read extension, S
Reference numeral 50 indicates extended address information exceeding the memory capacity of the internal trace memory circuit 6 outputted from the write/read extension unit 50, and 5570 indicates extended address information for sending the extended read address value to the write/read extension unit 50. , 60 is an address decoding unit that determines whether the extended address information S50 is the internal trace memory circuit 6 or the external trace memory circuit 100 described later, and 70 is a memory capacity corresponding to the memory capacity increased by adding the external trace memory circuit 100. This is a reading extended memory address information generation unit that reads out the set memory space corresponding to the set memory space when set. 80 is input data S2, address information, read/write information etc. S5 and extended address information group 3
50 and a buffer circuit for trace memory access-related information such as memory information 36, a control circuit for controlling whether to send or read the direction of the buffer circuit to an external trace memory circuit 100 (described later), a connector for connection, etc. Equipped with trace memory access related information can be easily connected to external trace memory 1 by using connection cable 5100.
This is a memory ink face circuit that allows access to 00. 100 is logic analyzer L
This external trace memory circuit has the same function as the internal trace memory circuit 6 of A, and is installed outside the logic analyzer LA.

次に動作について説明する。ロジックアナライザＬＡの
内部に実装されているメモリ容量で、被解析対象の情報
処理装置１０の動作履歴をトレースしたい場合は、従来
と同様な動作をする。一方、メモリ容量、トレース条件
から制限される時間以上にトレースする場合は、トレー
ス前にロジックアナライザＬＡの外部に外部トレースメ
モリ回路１００を用意し、ロジックアナライザＬＡ内の
メモリインタフェイス回路８０とトレースメモリアクセ
ス関連情報接続ケーブル５１００で電気的に結合すると
共にデータ処理・制御部７０から内部トレースメモリ回
路６に、外部トレースメモリ回路１００を増設したアド
レス範囲内でアクセスさせるために、増設分を含めたア
クセス可能なメモリ容量をデータ処理・制御部７の読出
し用拡張メモリアドレス情報生成部７０で設定すれば、
従来と同様に、動作する。Next, the operation will be explained. When it is desired to trace the operation history of the information processing device 10 to be analyzed using the memory capacity installed inside the logic analyzer LA, the same operation as the conventional one is performed. On the other hand, if tracing is to be performed for longer than the time limited by the memory capacity and tracing conditions, an external trace memory circuit 100 is prepared outside the logic analyzer LA before tracing, and the memory interface circuit 80 inside the logic analyzer LA and the trace memory In order to electrically connect the access-related information with the connection cable 5100 and access the internal trace memory circuit 6 from the data processing/control unit 70 within the address range where the external trace memory circuit 100 is added, access including the added part is performed. If the possible memory capacity is set by the read extended memory address information generation unit 70 of the data processing/control unit 7,
It works as before.

いま、内部トレースメモリ回路６のメモリ容量（深さ）
がＮで、外部トレースメモリ１００のメモリ容量（深さ
）がＭの場合で、トレース開始番地が内部トレースメモ
リ回路６の先頭アドレスから始まったと仮定すれば、被
解析対象の情報処理装置１０の動作１ステツプ毎に、該
被解析対象の情報処理装置１０の内部情報が、設定され
たトレース条件に合致すると、その情報を、先ず、内部
トレースメモリ回路６に順次書込んで行く。Now, the memory capacity (depth) of internal trace memory circuit 6
is N, the memory capacity (depth) of the external trace memory 100 is M, and assuming that the trace start address starts from the top address of the internal trace memory circuit 6, the operation of the information processing device 10 to be analyzed is At each step, when the internal information of the information processing device 10 to be analyzed matches the set trace condition, that information is first sequentially written into the internal trace memory circuit 6.

書込みステップがＮ＋１の情報については、内部トレー
スメモリ回路６及び外部トレースメモリ回路１００のア
ドレス解読機能で、書込み可能なトレースメモリを内部
トレースメモリ回路６から外部トレースメモリ回路１０
０に自動的に切換えて、外部トレースメモリ回路１００
に書込む。書込みステップＮ＋２からＮ＋Ｍについても
、順次外部トレースメモリ回路１００に書込んで行く。For information whose write step is N+1, the address decoding function of the internal trace memory circuit 6 and the external trace memory circuit 100 transfers the writable trace memory from the internal trace memory circuit 6 to the external trace memory circuit 10.
0 automatically switches to external trace memory circuit 100.
write to. Write steps N+2 to N+M are also sequentially written to the external trace memory circuit 100.

書込みステップＮ＋Ｍ＋１の情報については、アドレス
解読機能で、書込み可能なトレースメモリを外部トレー
スメモリ回路１００から内部トレースメモリ回路６に自
動的に切換えて内部トレースメモリ回路６にその書込み
開始アドレスから上書きして行く。このように両トレー
スメモリ回路６．１００のアドレス解読機能で、書込み
可能トレースメモリを自動的に切換えて行き、被解析対
象の情報処理装置１０の内部情報を無限ループで書込ん
で行く。Regarding the information of write step N+M+1, the address decoding function automatically switches the writable trace memory from the external trace memory circuit 100 to the internal trace memory circuit 6, and overwrites the internal trace memory circuit 6 from the write start address. go. In this way, the address decoding functions of both trace memory circuits 6.100 automatically switch the writable trace memories, and the internal information of the information processing device 10 to be analyzed is written in an endless loop.

なお、上記実施例では、被解析対象の情報処理装置１０
とは別に設置するロジックアナライザＬＡについて説明
したが、このロジックアナライザＬＡは被解析対象の情
報処理装置１０に内蔵するものであってもよく、上記実
施例と同様の効果を奏する。Note that in the above embodiment, the information processing device 10 to be analyzed
Although the logic analyzer LA installed separately has been described, the logic analyzer LA may be built in the information processing device 10 to be analyzed, and the same effects as in the above embodiment can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、ロジックアナライザ
の内部トレースメモリ回路の容量（深さ）以上のアドレ
スに対応出来うるように、該ロジックアナライザはその
内部にトレースメモリアドレス関連情報を拡張して持つ
とともに、トレースメモリアクセス関連情報を外部に取
り出せるように構成したので、ユーザーは外部トレース
メモリ回路を用意するだけで、内部を改造する事なく、
メモリ容量にほぼ比例した時間分だけ連続トレース出来
る効果がある。As described above, according to the present invention, the logic analyzer expands trace memory address-related information internally so that it can accommodate addresses greater than the capacity (depth) of the internal trace memory circuit of the logic analyzer. In addition to this, the trace memory access related information can be retrieved externally, so the user can simply prepare an external trace memory circuit without having to modify the internals.
This has the effect of allowing continuous tracing for a period of time that is approximately proportional to the memory capacity.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例によるロジックアナライザ
を示すブロック図、第２図は従来のロジックアナライザ
を示すブロック図である。 １はコンパレータ、２はサンプリング回路、５はメモリ
コントロール回路、６は内部トレースメモリ回路、７は
データ処理・制御部、５０は書込み・読出し拡張部、６
０は内外メモリ判別用アドレス解読部、７０は読出し用
拡張メモリアドレス情報生成部、８０はメモリインクフ
ェイス回路、１００は外部トレースメモリ回路。 なお、図中、同一符号は、同一、又は相当部分を示す。 （外２名） ００　ｏ　いコ 罰■トの 手も゛Ｃ補正書（自発） １１ｉ’；＋０６□と、８・ノＳ　　ｅ’Ｌ’ｊ’１！
’ｌ庁長官殿 １、＝Ｉ；　ｆｉの表示　　　１１・１顆昭６１−９７
８８２号２、発明の名（４、 ロジックアナライザ ３、補正をする者 代表者　志岐守哉 図　　　面 以°上 ００　　ｏ　１．０：＋ い■トωFIG. 1 is a block diagram showing a logic analyzer according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional logic analyzer. 1 is a comparator, 2 is a sampling circuit, 5 is a memory control circuit, 6 is an internal trace memory circuit, 7 is a data processing/control section, 50 is a write/read extension section, 6
0 is an address decoding unit for determining internal and external memory, 70 is an extended memory address information generation unit for reading, 80 is a memory ink face circuit, and 100 is an external trace memory circuit. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. (Other 2 people) 00 o Punishment■ To's move ゛C correction (voluntary) 11i';+06□ and 8・ノS e'L'j'1!
'l Director-General 1 = I; Fi display 11/1 1986-97
882 No. 2, Name of the invention (4, Logic analyzer 3, representative of the person making the correction Moriya Shiki)

Claims (1)

【特許請求の範囲】 多チャンネルのディジタル信号の論理レベルをサンプリ
ング回路でクロック毎に検出し、その検出信号をメモリ
コントロール回路の制御で時系列的に内部トレースメモ
リ回路に記憶してデータ処理・制御部で解析するロジッ
クアナライザにおいて、 前記内部トレースメモリ回路のメモリ容量以上の記憶領
域をアクセス出来るように、前記データ処理・制御部の
内部には読出し用拡張メモリアドレス情報生成部が設け
られ、前記メモリコントロール回路の内部には書込み用
拡張アドレス情報を生成すると共に前記読出し用拡張メ
モリアドレス情報生成部から送出される拡張されたアド
レス情報をもとに読出しアドレス情報をセットするため
の書込み・読出し拡張部が設けられ、前記内部トレース
メモリ回路の内部には前記書込み・読出し拡張部から送
出される拡張アドレス情報により前記内部トレースメモ
リ回路か外部に設ける外部トレースメモリ回路かを判別
する内部メモリ判別用アドレス解読部が設けられ、これ
らとは別に前記サンプリング回路からの入力データと前
記メモリコントロール回路からのアドレス情報、リード
ライト情報等と前記内部トレースメモリ回路からのメモ
リ情報と前記書込み・読出し拡張部からの前記拡張アド
レス情報等のトレースメモリアクセス関連情報を外部の
前記外部トレース回路に取出すためのメモリインタフェ
イス回路が設けられていることを特徴とするロジックア
ナライザ。[Claims] The logic level of a multi-channel digital signal is detected every clock by a sampling circuit, and the detected signal is stored in an internal trace memory circuit in time series under the control of a memory control circuit for data processing and control. In the logic analyzer that performs analysis in the internal trace memory circuit, a read extended memory address information generation unit is provided inside the data processing/control unit so that a storage area larger than the memory capacity of the internal trace memory circuit can be accessed; Inside the control circuit is a write/read extension unit that generates write extension address information and sets read address information based on the extended address information sent from the read extension memory address information generation unit. is provided inside the internal trace memory circuit, and an internal memory determination address decoder for determining whether the internal trace memory circuit is the internal trace memory circuit or an external trace memory circuit provided outside based on the extended address information sent from the write/read extension section. Separately, input data from the sampling circuit, address information, read/write information, etc. from the memory control circuit, memory information from the internal trace memory circuit, and input data from the write/read extension section are provided. A logic analyzer comprising a memory interface circuit for extracting trace memory access related information such as extended address information to the external trace circuit.