JPH0513383B2 - - Google Patents
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- JPH0513383B2 JPH0513383B2 JP60058951A JP5895185A JPH0513383B2 JP H0513383 B2 JPH0513383 B2 JP H0513383B2 JP 60058951 A JP60058951 A JP 60058951A JP 5895185 A JP5895185 A JP 5895185A JP H0513383 B2 JPH0513383 B2 JP H0513383B2
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に、自己消弧機
能を有するゲートターンオフサイリスタ(以下
GTOと略記)、トランジスタ等の半導体素子(以
下チツプと略記)を1パツケージ内に少なくとも
2個搭載し並列接続するモジユールに関するもの
である。
能を有するゲートターンオフサイリスタ(以下
GTOと略記)、トランジスタ等の半導体素子(以
下チツプと略記)を1パツケージ内に少なくとも
2個搭載し並列接続するモジユールに関するもの
である。
パツケージ内にチツプを2個搭載し並列接続す
るもの(特開昭59−110146号公報)では、従来、
チツプの特性を合せたり、チツプの制御端子を短
絡したり、パツケージ内でチツプを対称的に配置
したりしていたが、高速動作を行わせると特にタ
ーンオン時に、チツプを流れる電流に大きな不平
衡を生じた。この不平衡で電流集中を起すチツプ
が破壊することがあり、従つて、破壊を起させな
いようにするため、定格電流を下げざるを得ず並
列接続することによつて却つて効率が下つた。
るもの(特開昭59−110146号公報)では、従来、
チツプの特性を合せたり、チツプの制御端子を短
絡したり、パツケージ内でチツプを対称的に配置
したりしていたが、高速動作を行わせると特にタ
ーンオン時に、チツプを流れる電流に大きな不平
衡を生じた。この不平衡で電流集中を起すチツプ
が破壊することがあり、従つて、破壊を起させな
いようにするため、定格電流を下げざるを得ず並
列接続することによつて却つて効率が下つた。
従来、チツプはパツケージ内で並列接続され、
並列接続する配線のインピーダンスは、リアクタ
ンス分が10-9H、抵抗分が10-6Ω程度で無視でき
るものであつた。
並列接続する配線のインピーダンスは、リアクタ
ンス分が10-9H、抵抗分が10-6Ω程度で無視でき
るものであつた。
従つて、内部配線はパツケージ内でのチツプ搭
載、パツケージより露出している外部端子の配列
に合せて適当にチツプと外部端子間を接続するも
ので、配置については特に重視されていなかつ
た。
載、パツケージより露出している外部端子の配列
に合せて適当にチツプと外部端子間を接続するも
ので、配置については特に重視されていなかつ
た。
近年、動作の高速化が要求されるようになり、
数マイクロ秒程度でオン、オフすることが要求さ
れるようになると、本発明者等の実験により、今
まで考慮されていなかつた配線インピーダンスが
重要な問題であることが分つた。
数マイクロ秒程度でオン、オフすることが要求さ
れるようになると、本発明者等の実験により、今
まで考慮されていなかつた配線インピーダンスが
重要な問題であることが分つた。
一例として、オン電圧特性の差を0.2V以内と
したGTOの2個のチツプを並列接続をターンオ
フすると、各チツプに流れるターンオン電流の不
平衡率、即ち、各チツプに流れる電流の差に対す
る各チツプに流れる電流の和の比率は0〜38%で
あつた。因みに、定常オン状態での電流不平衡率
は0〜5%、ターンオフ時の電流不平衡率は0〜
3%である。
したGTOの2個のチツプを並列接続をターンオ
フすると、各チツプに流れるターンオン電流の不
平衡率、即ち、各チツプに流れる電流の差に対す
る各チツプに流れる電流の和の比率は0〜38%で
あつた。因みに、定常オン状態での電流不平衡率
は0〜5%、ターンオフ時の電流不平衡率は0〜
3%である。
本発明の目的は、電流不平衡をほとんど生じ
ず、チツプ崩壊又は並列接続効率を低下させるこ
とのない自己消弧機能を有する少なくとも2個の
チツプを同一パツケージ内に搭載した半導体装置
を提供するにある。
ず、チツプ崩壊又は並列接続効率を低下させるこ
とのない自己消弧機能を有する少なくとも2個の
チツプを同一パツケージ内に搭載した半導体装置
を提供するにある。
本発明の特徴とするところは、複数個の自己消
弧型半導体素子に接続される複数個の端子のうち
それぞれ1個の端子を共通の端子取付領域に搭載
し、この端子取付領域に対し各半導体素子を対称
配置することにある。
弧型半導体素子に接続される複数個の端子のうち
それぞれ1個の端子を共通の端子取付領域に搭載
し、この端子取付領域に対し各半導体素子を対称
配置することにある。
本発明は、従来の電流不平衡が、内部配線のイ
ンピーダンスに差があることによつて、定常ある
いは過渡的にインピーダンス成分、即ち、リアク
タンスと抵抗の逆起電力の差となつて現われるこ
とに由来するものと考え、インピーダンス成分の
差を理論上零となるように内部配線を加工し、電
流不平衡を測定してみたところ、ターンオン時、
定常オン状態そしてターンオフ時の電流の差が各
各5%以内となることを確認して得られたもので
ある。
ンピーダンスに差があることによつて、定常ある
いは過渡的にインピーダンス成分、即ち、リアク
タンスと抵抗の逆起電力の差となつて現われるこ
とに由来するものと考え、インピーダンス成分の
差を理論上零となるように内部配線を加工し、電
流不平衡を測定してみたところ、ターンオン時、
定常オン状態そしてターンオフ時の電流の差が各
各5%以内となることを確認して得られたもので
ある。
以下、本発明を実施例に基づいて説明する。
第1図はGTOチツプとダイオードチツプを逆
並列接続したもの1対を順並列接続するように1
個のパツケージに収納した本発明になるGTOモ
ジユールを示している。各符号における添字a,
bは2個のGTOチツプの一方そして他方に個別
に関係するものであることを示す。また第1図a
は平面図、cはaのA−A切断線に沿う断面図で
ある。
並列接続したもの1対を順並列接続するように1
個のパツケージに収納した本発明になるGTOモ
ジユールを示している。各符号における添字a,
bは2個のGTOチツプの一方そして他方に個別
に関係するものであることを示す。また第1図a
は平面図、cはaのA−A切断線に沿う断面図で
ある。
パツケージ1は金属製冷却フイン2、絶縁性の
側ケース3、蓋ケース4から構成され、各々の間
は接着剤で固着されている。冷却フイン2上に絶
縁体5a,5bを介してアノード電極板6a,6
bが固着されている。絶縁体5a,5bは絶縁物
の間に銅の中間板を挟んで積層接着したものであ
る。アノード電極板6a,6b上にGTOチツプ
7a,7bとダイオードチツプ8a,8bが整流方
向を逆にして固着されている。即ち、GTOチツ
プ7a,7bはアノード側、ダイオードチツプ8
a,8bは、カソード側がアノード電極板6a,
6bに各々固着されている。アノード電極板6
a,6b上に図示していない絶縁物を介してカソ
ード電極板9a,9bとゲート電極板10a,1
0bが固着されている。
側ケース3、蓋ケース4から構成され、各々の間
は接着剤で固着されている。冷却フイン2上に絶
縁体5a,5bを介してアノード電極板6a,6
bが固着されている。絶縁体5a,5bは絶縁物
の間に銅の中間板を挟んで積層接着したものであ
る。アノード電極板6a,6b上にGTOチツプ
7a,7bとダイオードチツプ8a,8bが整流方
向を逆にして固着されている。即ち、GTOチツ
プ7a,7bはアノード側、ダイオードチツプ8
a,8bは、カソード側がアノード電極板6a,
6bに各々固着されている。アノード電極板6
a,6b上に図示していない絶縁物を介してカソ
ード電極板9a,9bとゲート電極板10a,1
0bが固着されている。
GTOチツプ7a,7bはカソード側エミツタ
層が短冊状に分割して並べられ、カソード側ベー
ス層に取囲まれて上主表面に露出している。各々
にはカソード電極膜、ベース電極膜が蒸着され、
その余の部分は表面安定化用の絶縁膜で覆われて
いる。このカソード電極膜とベース電極膜の櫛歯
状の繊維パターンのカソード電極体11a,11
b、ゲート電極体12a,12bがカソード電極
板9a,9b、ゲート電極板10a,10bの間
を接続するように設けられている。このカソード
電極体11a,11b、ゲート電極体12a,1
2bについては、特開昭57−78173号公報に詳細
に説明されている通りである。ダイオードチツプ
8a,8bのアノード側はカソード電極板9a,
9bと電極体13a,13bで接続されている。
蓋ケース4の外部のビス14a,14bにアノー
ド端子15a,15bが係合され、一部がアノー
ド電極板6aまで伸びて固着されている。同様に
ビス16a,16bにカソード端子17a,17
bが係合し、一部はカソード電極板9a,9bに
固着されている。ビス18にゲート端子19a,
19bが係合し、ゲート電極板10a,10bに
固着されている。
層が短冊状に分割して並べられ、カソード側ベー
ス層に取囲まれて上主表面に露出している。各々
にはカソード電極膜、ベース電極膜が蒸着され、
その余の部分は表面安定化用の絶縁膜で覆われて
いる。このカソード電極膜とベース電極膜の櫛歯
状の繊維パターンのカソード電極体11a,11
b、ゲート電極体12a,12bがカソード電極
板9a,9b、ゲート電極板10a,10bの間
を接続するように設けられている。このカソード
電極体11a,11b、ゲート電極体12a,1
2bについては、特開昭57−78173号公報に詳細
に説明されている通りである。ダイオードチツプ
8a,8bのアノード側はカソード電極板9a,
9bと電極体13a,13bで接続されている。
蓋ケース4の外部のビス14a,14bにアノー
ド端子15a,15bが係合され、一部がアノー
ド電極板6aまで伸びて固着されている。同様に
ビス16a,16bにカソード端子17a,17
bが係合し、一部はカソード電極板9a,9bに
固着されている。ビス18にゲート端子19a,
19bが係合し、ゲート電極板10a,10bに
固着されている。
ビス20にゲート用カソード端子21a,21
bが係合し、これは、パツケージ内でカソード端
子17a,17bと一体となつている。
bが係合し、これは、パツケージ内でカソード端
子17a,17bと一体となつている。
パツケージ1の内部空間には、ほぼ絶縁体5
a,5bの位置まで、硬質レジン22が注入硬化
されてから、その上に順次軟質レジン23、硬質
レジン24が注入硬化されている。尚第1図aで
はレジンは省略されている。
a,5bの位置まで、硬質レジン22が注入硬化
されてから、その上に順次軟質レジン23、硬質
レジン24が注入硬化されている。尚第1図aで
はレジンは省略されている。
アノード端子15a,15b、カソード端子1
7a,17bは図示していない外部ブス板を用い
それぞれビス14aと14b,16aと16b間
が接続され、その結果GTOチツプ7a,7bは
順並列接続される。
7a,17bは図示していない外部ブス板を用い
それぞれビス14aと14b,16aと16b間
が接続され、その結果GTOチツプ7a,7bは
順並列接続される。
このGTOモジユールでは、GTOチツプ7a,
7bに関し、いいかえれば中心線の端子取付領域
51に対して各端子、各端子からGTOチツプ7
a,7bまでの内部配線が両GTOチツプ7a,
7bの中間の中心線に対して対称に配置され、同
一寸法、同一材質の部材が用いられている。
7bに関し、いいかえれば中心線の端子取付領域
51に対して各端子、各端子からGTOチツプ7
a,7bまでの内部配線が両GTOチツプ7a,
7bの中間の中心線に対して対称に配置され、同
一寸法、同一材質の部材が用いられている。
従つて、線路上のインピーダンス成分は一致し
ている。アノード配線、カソード配線かビス14
a,14b,16a,16bのいずれかの側に接
続されても、ビス14a,14b間、16a,1
6b間の外部ブス板として、厚さ、幅が充分に大
きいものを用いることによつて外部ブス板のイン
ピーダンス成分はGTOチツプ7a,7bに対す
るインピーダンス成分の差となつて現われず、ほ
とんど電流不平衡は生じない。
ている。アノード配線、カソード配線かビス14
a,14b,16a,16bのいずれかの側に接
続されても、ビス14a,14b間、16a,1
6b間の外部ブス板として、厚さ、幅が充分に大
きいものを用いることによつて外部ブス板のイン
ピーダンス成分はGTOチツプ7a,7bに対す
るインピーダンス成分の差となつて現われず、ほ
とんど電流不平衡は生じない。
対称としたもので実測したところ、数マイクロ
秒程度の高速動作を行わせた場合、電流不平衡率
はターンオン時、オン状態時、ターンオフ時のい
ずれも0〜5%の範囲内にあつて、GTOチツプ
7a,7bを破壊せず、また、並列接続効率を低
下させずに、両GTOチツプ7a,7bを動作さ
せることができた。
秒程度の高速動作を行わせた場合、電流不平衡率
はターンオン時、オン状態時、ターンオフ時のい
ずれも0〜5%の範囲内にあつて、GTOチツプ
7a,7bを破壊せず、また、並列接続効率を低
下させずに、両GTOチツプ7a,7bを動作さ
せることができた。
第2図a〜dは、共通端子取付領域51に関
し、2〜4、6個のGTOチツプ50を対称配置
する時のレイアウトの大要を示したものである。
ダイオード、内部配線等も、これに付属して対称
的に配置することによつて、電流不平衡をほぼ解
消することができる。
し、2〜4、6個のGTOチツプ50を対称配置
する時のレイアウトの大要を示したものである。
ダイオード、内部配線等も、これに付属して対称
的に配置することによつて、電流不平衡をほぼ解
消することができる。
以上説明したように、本発明によれば、電流不
平衡をほとんど生じず、チツプ破壊、並列接続効
率を低下させることのない半導体装置を得ること
ができる。
平衡をほとんど生じず、チツプ破壊、並列接続効
率を低下させることのない半導体装置を得ること
ができる。
第1図は本発明の一実施例になるGTOモジユ
ールを示しており、aは平面図、bはaの蓋ケー
スを除去した断面図、cはaのA−A切断線に沿
う断面図、第2図a〜dは本発明の他の実施例に
なるGTOチツプのレイアウトの大要を示す図で
ある。 1……パツケージ、2……冷却フイン、3……
側ケース、4……蓋ケース、5a,5b……絶縁
体、6a,6b……アノード電極板、7a,7b
……GTOチツプ、8a,8b……ダイオード、
9a,9b……カソード電極板、10a,10b
……ゲート電極板、11a,11b……カソード
電極体、12a,12b……ゲート電極体、13
a,13b……電極体、14a,14b,16
a,16b,18,20……ビス、15a,15
b……アノード端子、17a,17b……カソー
ド端子、19a,19b……ゲート端子、21
a,21b……ゲート用カソード端子、22〜2
4……レジン。
ールを示しており、aは平面図、bはaの蓋ケー
スを除去した断面図、cはaのA−A切断線に沿
う断面図、第2図a〜dは本発明の他の実施例に
なるGTOチツプのレイアウトの大要を示す図で
ある。 1……パツケージ、2……冷却フイン、3……
側ケース、4……蓋ケース、5a,5b……絶縁
体、6a,6b……アノード電極板、7a,7b
……GTOチツプ、8a,8b……ダイオード、
9a,9b……カソード電極板、10a,10b
……ゲート電極板、11a,11b……カソード
電極体、12a,12b……ゲート電極体、13
a,13b……電極体、14a,14b,16
a,16b,18,20……ビス、15a,15
b……アノード端子、17a,17b……カソー
ド端子、19a,19b……ゲート端子、21
a,21b……ゲート用カソード端子、22〜2
4……レジン。
Claims (1)
- 【特許請求の範囲】 1 下記構成を具備することを特徴とする半導体
装置。 (a) 金属性冷却フインと、冷却フインの一方の主
面上に設けられた側ケース、側ケース上に設け
られた蓋ケースとで形成されたパツケージ。 (b) パツケージ内の冷却フイン上に絶縁物を介し
て搭載された複数個の自己消弧型半導体素子。 (c) 一端がパツケージ内にあつて複数個の自己消
弧半導体素子に電気的に接続され、他端がパツ
ケージ外に露出する複数個の端子を有する半導
体装置において、各自己消弧型半導体素子に電
気的に連なる複数個の端子のうち、それぞれ1
個の端子がパツケージの共通の端子取付領域に
搭載され、この端子取付領域に対し各自己消弧
型半導体素子が対称配置されている。 2 特許請求の範囲第1項において、自己消弧型
半導体素子は、GTOサイリスタ、トランジスタ
から選ばれた素子であることを特徴とする半導体
装置。 3 特許請求の範囲第1項において、全端子をパ
ツケージの共通の端子取付領域に搭載したことを
特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60058951A JPS61218151A (ja) | 1985-03-23 | 1985-03-23 | 半導体装置 |
DE19863609458 DE3609458A1 (de) | 1985-03-23 | 1986-03-20 | Halbleitervorrichtung mit parallel geschalteten selbstabschalt-halbleiterbauelementen |
US07/144,061 US4884126A (en) | 1985-03-23 | 1988-01-15 | Semiconductor device having parallel-connected, self turn-off type semiconductor elements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60058951A JPS61218151A (ja) | 1985-03-23 | 1985-03-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61218151A JPS61218151A (ja) | 1986-09-27 |
JPH0513383B2 true JPH0513383B2 (ja) | 1993-02-22 |
Family
ID=13099133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60058951A Granted JPS61218151A (ja) | 1985-03-23 | 1985-03-23 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4884126A (ja) |
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---|---|---|---|---|
JPS6393126A (ja) * | 1986-10-08 | 1988-04-23 | Fuji Electric Co Ltd | 半導体装置 |
DE3643288A1 (de) * | 1986-12-18 | 1988-06-30 | Semikron Elektronik Gmbh | Halbleiterbaueinheit |
US5243217A (en) * | 1990-11-03 | 1993-09-07 | Fuji Electric Co., Ltd. | Sealed semiconductor device with protruding portion |
JPH065742A (ja) * | 1992-06-22 | 1994-01-14 | Mitsubishi Electric Corp | 半導体装置、その封止に用いられる樹脂および半導体装置の製造方法 |
JP2956363B2 (ja) * | 1992-07-24 | 1999-10-04 | 富士電機株式会社 | パワー半導体装置 |
JP3225457B2 (ja) * | 1995-02-28 | 2001-11-05 | 株式会社日立製作所 | 半導体装置 |
DE29900370U1 (de) * | 1999-01-12 | 1999-04-08 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG, 59581 Warstein | Leistungshalbleitermodul mit Deckel |
EP1596436A1 (en) * | 2004-05-12 | 2005-11-16 | Seiko Epson Corporation | Electronic circuit and method for manufacturing an electronic circuit |
DE102006014582B4 (de) * | 2006-03-29 | 2011-09-15 | Infineon Technologies Ag | Halbleitermodul |
JP5098636B2 (ja) * | 2007-12-27 | 2012-12-12 | 株式会社デンソー | 半導体モジュール |
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Family Cites Families (13)
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---|---|---|---|---|
CH448213A (fr) * | 1966-03-16 | 1967-12-15 | Secheron Atel | Dispositif de contrôle à semi-conducteurs pour courant alternatif |
US4107728A (en) * | 1977-01-07 | 1978-08-15 | Varian Associates, Inc. | Package for push-pull semiconductor devices |
US4193083A (en) * | 1977-01-07 | 1980-03-11 | Varian Associates, Inc. | Package for push-pull semiconductor devices |
JPS5386576A (en) * | 1977-01-10 | 1978-07-31 | Nec Corp | Package for semiconductor element |
US4394530A (en) * | 1977-09-19 | 1983-07-19 | Kaufman Lance R | Power switching device having improved heat dissipation means |
JPS5929143B2 (ja) * | 1978-01-07 | 1984-07-18 | 株式会社東芝 | 電力用半導体装置 |
JPS5778173A (en) * | 1980-11-04 | 1982-05-15 | Hitachi Ltd | Semiconductor device and manufacture thereof |
FR2506075A1 (fr) * | 1981-05-18 | 1982-11-19 | Radiotechnique Compelec | Procede d'assemblage d'un dispositif semi-conducteur et de son boitier de protection |
DE3127456A1 (de) * | 1981-07-11 | 1983-02-03 | Brown, Boveri & Cie Ag, 6800 Mannheim | Stromrichteranordnung |
DE3201296C2 (de) * | 1982-01-18 | 1986-06-12 | Institut elektrodinamiki Akademii Nauk Ukrainskoj SSR, Kiev | Transistoranordnung |
EP0088924A3 (de) * | 1982-03-13 | 1985-10-23 | BROWN, BOVERI & CIE Aktiengesellschaft | Halbleiterbauelement in Modulbauweise |
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