JP2000183282A - 半導体装置及び半導体モジュール - Google Patents

半導体装置及び半導体モジュール

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Abstract

(57)【要約】 【課題】 半導体チップをモジュール基板に搭載するに
際して、不良チップの抽出を容易にし、モジュール製造
時のチップ保護を可能とし、さらには、小型化や低イン
ダクタンス化が可能な半導体装置及び半導体モジュール
を提供すること。 【解決手段】 半導体基板に設けられた高耐圧半導体素
子及び接合終端領域と、該接合終端領域を覆って前記半
導体基板の外周部に設けられた絶縁性フレーム３１とを
具備することを特徴とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体モジュールに係わり、特に高耐圧の半導体装置及び
これを１又は複数個含む半導体モジュールに関する。
【０００２】
【従来の技術】従来、絶縁ゲート型トランジスタ（ＩＧ
ＢＴ）、注入促進型ゲートトランジスタ（ＩＥＧＴ）な
どの定格電圧が大きい高耐圧半導体素子においては、一
般に定格電流も大きく、複数個の高耐圧半導体チップを
並列に搭載した半導体モジュールが使用されている。
【０００３】図２６は、高耐圧半導体素子（ＩＧＢＴ）
を備えた従来の半導体チップの終端部構造を示す断面図
である。この図２６に示すように、ｎ- 型基板からなる
ｎ-型ベース層３０１の一方の面にはｎ型バッファ層３
０２、及びｐ+ 型コレクタ層３０３が順次形成され、ｎ
- 型ベース層３０１の他方の面にはｐ型ベース層３０４
が選択的に形成され、ｐ型ベース層３０４中にはｎ+ 型
ソース層３０５が選択的に形成されている。
【０００４】また、ｐ+ 型コレクタ層３０３の表面には
コレクタ電極３０６が形成され、ｐ型ベース層３０４と
ｎ+ 型ソース層３０５に跨ってエミッタ電極３０７が形
成されている。さらに、ｎ+ 型ソース層３０５とｎ- 型
ベース層３０１との間のｐ型ベース層３０４の表面には
ゲート絶縁膜３０９ａを介してゲート電極３０８が形成
されている。このゲート電極３０８上には絶縁膜３０９
ｂが形成され、さらにこの絶縁膜３０９ｂ上に前述した
エミッタ電極３０７が形成された構造となっている。以
上のように、高耐圧半導体素子としてＩＧＢＴが半導体
基板（チップ）上に設けられている。
【０００５】かかるＩＧＢＴが設けられた半導体チップ
の終端部表面には、絶縁膜（シリコン酸化膜等）あるい
は高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパ
ッシベーション膜３０９ｂ´が形成されている。パッシ
ベーション膜３０９ｂ´の一方の端はｐ型ベース層３０
４の終端部に接続され、他端は電極３１０を介してｎ+
型ストッパ層３１１に接続されて基板電位に保持され
る。電極３１０及びｎ+型ストッパ層３１１は終端部に
おける空乏層がチップ端まで延びることを防止する役割
を果たす。さらにまた、高耐圧構造を強化するため、パ
ッシベーション膜３０９ｂ´が形成された半導体基板表
面に、リサーフ層やガードリング層など、電界緩和構造
が追加されることも多い。
【０００６】次に、かかるＩＧＢＴ等の高耐圧半導体素
子が設けられた半導体チップを搭載した半導体モジュー
ルについて説明する。図２７は、従来の半導体モジュー
ルの構造を示す概略図である。図２７（ａ）は半導体モ
ジュールの平面図、図２７（ｂ）は図２７（ａ）の線分
Ａ−Ａ´における断面図である。
【０００７】図２７に示すように、図２６で述べたＩＧ
ＢＴ等の高耐圧半導体素子が設けられた半導体チップ３
３０は複数個モジュール基板３２０上に並列接続して搭
載されている。この半導体チップ３３０の第１の主面上
に形成された第１の主電極（コレクタ電極。図２６の３
０６に相当。）は、モジュール基板３２０上の第１の配
線パターン３２１に半田付けされ、第２の主面上の第２
の主電極（エミッタ電極。図２６の３０７に相当。）、
及び制御電極（ゲート電極。図２６の３０８に相当。）
は、モジュール基板３２０上の第２及び第３の配線パタ
ーン３２２、３２３にそれぞれボンディングワイヤー３
２４、３２５により接続される。第１、第２、及び第３
の配線パターン３２１、３２２、３２３には、それぞれ
コレクタ電極引き出し部３２６、エミッタ電極引き出し
部３２７、ゲート電極引き出し部３２８が設けられ、こ
れらの引き出し部により外部機器に対する電気的な接続
が行われる。
【０００８】このような従来の半導体モジュールにおい
ては、複数個の半導体チップ３３０をモジュール基板３
２０にマウント、ボンディングした後に、図示しないゲ
ル状のパッシベーション剤で全体を封印することによ
り、エミッタ電極３０７と電極３１０間、及び近接する
配線パターンやボンディングワイヤーとの間の沿面放電
に対する防止処置が施されてきた。
【０００９】しかしながら、この方法では、並列接続さ
れた複数個の半導体チップ３３０の中に耐圧、最大遮断
電流などの点で１つでも不良チップがあると、モジュー
ル全体が不良モジュールとなってしまう。この段階で
は、不良チップの選別、リペアは極めて困難である。特
に、多数のチップを含む、定格電流の大きなモジュール
ほど、不良チップが混載される可能性が高くなってしま
うという問題があった。
【００１０】また、従来の半導体モジュールにおいて
は、コレクタ、エミッタ、ゲートの各配線パターン３２
１、３２２、３２３が全てモジュール基板３２０に固定
されており、各配線パターンの絶縁距離確保のためにモ
ジュール基板３２０が大型化していた。このため、半導
体チップ３３０と配線パターン３２２、３２３とを接続
するボンディングワイヤー３２４、３２５の長さが長く
なり、そのインダクタンス成分が大きくなってしまうと
いう問題があった。
【００１１】一方、半導体チップに設けられたＩＧＢＴ
等の高耐圧半導体素子については、以下に述べるような
問題があった。即ち、従来のＩＧＢＴ等の高耐圧半導体
素子においては、大電流を流すことにより素子の温度が
上昇して例えば１５０℃といった高温に達した場合、こ
の温度上昇により素子が破壊してしまって動作しなくな
るという問題があった。
【００１２】この問題を解決するため、従来、かかる温
度上昇を検知し検知結果を素子にフィードバックする方
法が知られていた。この方法によれば、素子温度が高温
に達した場合に、温度上昇の検知結果を素子にフィード
バックして素子のスイッチを制御することにより、高耐
圧半導体素子の保護を行うことができる。
【００１３】かかる従来の方法では、高耐圧半導体素子
の外部に素子温度をモニターしてフィードバックを行う
保護回路を別に設ける必要がある。この保護回路は、素
子温度を測定するために常に電流を流し、この電流によ
って生ずる電圧値、即ち素子温度をモニターする温度検
知回路と、素子温度が上昇した場合に素子のスイッチを
制御して素子を保護すべく素子に対してフィードバック
信号を送るフィードバック回路とからなる。
【００１４】図２４は、かかる従来の保護回路中の温度
検知回路において用いられる素子構造を示す断面図であ
る。図２４に示すように、ＩＧＢＴ等の高耐圧半導体素
子が形成されている半導体基板２４１上に絶縁膜２４２
を介してポリシリコン等の堆積膜が形成されており、こ
の堆積膜に複数のダイオードがお互いに直列に配置する
ように形成されている。２４３はｐ型のアノード領域、
２４４はｎ型のカソード領域であり、これらの領域がお
互いに交互に配列されている。さらに、ｐ型のアノード
領域２４３上にはアノード電極２４５ａが形成されてお
り、ｎ型のカソード領域とｐ型のアノード領域との間に
は、アノード電極２４５ａに近い側から順に接続電極２
４５ｂ、２４５ｃ、２４５ｄが形成されており、ｎ型の
カソード領域２４４上にはカソード電極２４５ｅが形成
されている。アノード電極２４５ａとカソード電極２４
５ｅとは定電流源（外部直流電源）２４６を介してお互
いに電気的に接続されており、アノード電極２４５ａと
カソード電極２４５ｅ間に常時一定の直流電流が流れて
いる。アノード電極２４５ａとカソード電極２４５ｅ間
の電圧値はモニターされ、その電圧値に応じて素子保護
のためのフィードバックが行われるようになっている。
【００１５】かかるダイオードを用いた高耐圧半導体素
子へのフィードバックは次のようにして行われる。図２
５はダイオードのオン電流−電圧特性を示す特性図であ
り、この図に示すようにダイオードの温度が上昇（例え
ば、２５℃から１２５℃へ上昇）すると、一定の電流が
ダイオードに流れている場合、ダイオードに現れる電圧
値は減少するようになる。したがって、高耐圧半導体素
子の素子温度が急上昇した場合、隣接して設けられてい
るダイオードの素子温度も上昇し、ダイオードに現れる
電圧値は減少する。この電圧値をモニターすることによ
り素子温度を検知し、その検知結果に応じて素子保護の
ためのフィードバックを行い素子のスイッチを制御する
ことにより、高耐圧半導体素子の保護を行うことができ
る。
【００１６】しかしながら、保護回路は高耐圧半導体素
子の外部に設けられており、かかる外部回路からの制御
を用いているために、素子の温度上昇に迅速かつ正確に
対応することが難しくタイムラグが存在していた。した
がって、素子温度の瞬間的な上昇等に対応することが不
可能であり、素子の保護を十分に行うことができなかっ
た。また、一定の電流が常時ダイオードに流れているた
めに、消費電力が増加するという問題もあった。
【００１７】
【発明が解決しようとする課題】以上のように、従来の
高耐圧の半導体装置及び半導体モジュールでは、不良チ
ップが混載される可能性があり、モジュールの製造歩留
まり及び信頼性を低下させるという問題があった。さら
に、モジュールの小型化及びチップ間配線の低インダク
タンス化も困難であった。
【００１８】また、従来の高耐圧の半導体装置において
は、素子温度が高温に達した場合の素子破壊を防止する
ために、高耐圧半導体素子の外部に保護回路が設けられ
ていたが、素子温度の急上昇に対応することは不可能で
あり、素子の保護を十分に行うことができなかった。
【００１９】このように、従来の高耐圧の半導体装置及
び半導体モジュールには、信頼性、性能等といった点に
おいて解決すべき問題があった。本発明は、かかる実情
に鑑みてなされたものであり、信頼性、性能等の点で優
れた半導体装置及び半導体モジュールを提供することを
目的とするものである。
【００２０】
【課題を解決するための手段】前述した問題を解決する
ため、本発明の第１は、半導体基板に設けられた高耐圧
半導体素子及び接合終端領域と、該接合終端領域を覆っ
て前記半導体基板の外周部に設けられた絶縁性フレーム
とを具備することを特徴とする半導体装置を提供する。
【００２１】また、本発明の第２は、半導体基板に設け
られた高耐圧半導体素子及び接合終端領域と、該接合終
端領域及び前記半導体基板の外周端部を覆って設けられ
た絶縁性フレームとを具備することを特徴とする半導体
装置を提供する。
【００２２】かかる本発明の第１及び第２において、以
下の構成を備えることが望ましい。 （１）前記半導体基板と前記絶縁性フレームとの間には
前記半導体基板の表面を覆って絶縁性若しくは半絶縁性
の第１の膜が形成されており、この第１の膜には開口部
が設けられて、該開口部底部から前記第１の膜上にかけ
て前記高耐圧半導体素子の電極及び前記接合終端領域の
電極が形成されていること。
【００２３】（２）前記第１の膜と前記絶縁性フレーム
との間には絶縁性の第２の膜が形成されていること。 （３）前記第２の膜は前記半導体基板の外周端部を覆っ
て形成されていること。
【００２４】（４）前記第２の膜は、前記第１の膜、前
記高耐圧半導体素子の電極、及び前記接合終端領域の電
極を覆って形成されており、その上面が平坦に形成され
ていること。
【００２５】（５）前記絶縁性フレームは樹脂からなる
こと。 （６）前記樹脂はシリコーン、ポリエーテルイミドから
選ばれる樹脂であること。
【００２６】また、本発明の第３は、配線基板と、この
配線基板上に設けられた半導体装置とを備え、該半導体
装置は、半導体基板に設けられた高耐圧半導体素子及び
接合終端領域と、該接合終端領域を覆って前記半導体基
板の外周部に設けられた絶縁性フレームとを具備し、前
記高耐圧半導体素子の電極と前記配線基板の電極とは前
記絶縁性フレーム上を経て電気的に接続されていること
を特徴とする半導体モジュールを提供する。
【００２７】さらにまた、本発明の第４は、配線基板
と、この配線基板上に配列して設けられた複数の半導体
装置とを備え、該複数の半導体装置のそれぞれは、半導
体基板に設けられた高耐圧半導体素子及び接合終端領域
と、該接合終端領域を覆って前記半導体基板の外周部に
設けられた絶縁性フレームとを具備し、前記高耐圧半導
体素子の電極と前記配線基板の電極とは前記絶縁性フレ
ーム上を経て電気的に接続されていることを特徴とする
半導体モジュールを提供する。
【００２８】かかる本発明の第３及び第４において、以
下の構成を備えることが望ましい。 （１）前記高耐圧半導体素子の電極と前記配線基板の電
極とは、ボンディングワイヤーにより電気的に接続され
ていること。
【００２９】（２）前記絶縁性フレーム上には導電膜が
設けられ、該導電膜を介して前記高耐圧半導体素子の電
極と前記配線基板の電極とは電気的に接続されているこ
と。 （３）前記複数の半導体装置のうち隣接する半導体装置
には、それぞれの絶縁性フレーム上に設けられた導電膜
を電気的に接続する導電板が該導電膜に接して設けられ
ていること。
【００３０】（４）前記高耐圧半導体素子の電極と前記
導電膜とは、ボンディングワイヤーにより電気的に接続
されていること。 （５）前記高耐圧半導体素子の電極は、導電性のピン若
しくはブロック部材により前記絶縁性フレーム上面の位
置まで引き出され、前記複数の半導体装置のうち隣接す
る半導体装置の間で、前記絶縁性フレーム上に設けられ
た導電板を介してお互いに電気的に接続されること。
【００３１】（６）前記半導体基板と前記絶縁性フレー
ムとの間には前記半導体基板の表面を覆って絶縁性若し
くは半絶縁性の第１の膜が形成されており、この第１の
膜には開口部が設けられて、該開口部底部から前記第１
の膜上にかけて前記高耐圧半導体素子の電極及び前記接
合終端領域の電極が形成されていること。
【００３２】（７）前記第１の膜と前記絶縁性フレーム
との間には絶縁性の第２の膜が形成されていること。 （８）前記第２の膜は前記半導体基板の外周端部を覆っ
て形成されていること。
【００３３】（９）前記第２の膜は、前記第１の膜、前
記高耐圧半導体素子の電極、及び前記接合終端領域の電
極を覆って形成されており、その上面が平坦に形成され
ていること。
【００３４】（１０）前記絶縁性フレームは樹脂からな
ること。 （１１）前記樹脂はシリコーン、ポリエーテルイミドか
ら選ばれる樹脂であること。
【００３５】上述した本発明の第１乃至第４によれば、
半導体基板（半導体チップ）は絶縁性フレームにより接
合終端部での沿面放電から保護されるため、配線基板
（モジュール基板）へのマウントに先立って、半導体基
板の耐圧試験、遮断試験（各半導体基板の最大定格電圧
試験、高電圧印加時のスイッチング試験等）等の高電圧
印加試験を実施することが可能であり、予め不良の半導
体基板（耐圧不良、最大遮断電流不良等のもの）を予め
抽出・除外することができる。
【００３６】また、絶縁性フレームの使用により、配線
基板へのマウント時に半導体基板の外周部に損傷を受け
るのを防止することができる。さらに、ボンディングワ
イヤーが半導体基板の最外周の基板電位電極や基板上の
コレクタ配線パターン等に近接、接触することによる絶
縁耐圧の低下を防止することが可能である。さらにま
た、絶縁性フレームは、複数個の半導体基板を配線基板
上に配列する際の位置決めにも使用することが可能であ
る。
【００３７】また、絶縁性フレームにエミッタ配線パタ
ーンやゲート配線パターン等の導電膜を形成し、配線基
板上に搭載するのに先立って、各半導体基板の電極（エ
ミッタ電極、ゲート電極等）と上記導電膜との間をボン
ディングにより接続することにより、配線基板上でのボ
ンディング作業を不要とすることが可能になる。かかる
ボンディング済みの各半導体基板に対して不良チップの
抽出作業を行うことにより、ボンディング段階で素子が
破壊することを防止することができ、モジュールの製造
歩留りをさらに向上させることができる。
【００３８】さらにまた、絶縁性フレーム上の複数の導
電膜（エミッタ配線パターン、ゲート配線パターン等）
同志を当該絶縁性フレーム上で接続することにより、モ
ジュール基板上のエミッタ配線パターン、ゲート配線パ
ターン等が不要となり、モジュールの小型化が可能とな
る。さらに、各半導体基板に対するボンディングワイヤ
ー長を低減して低インダクタンス接続を行うことが可能
となり、並列チップ間での均一動作を実現できる。
【００３９】また、本発明の第５は、半導体基板に設け
られ、高電圧側主電極、低電圧側主電極、及びゲート電
極を備えた主スイッチング素子と、該主スイッチング素
子の前記ゲート電極と前記高電圧側主電極若しくは低電
圧側主電極との間に、前記主スイッチング素子がオン状
態の場合に逆電圧が印加される方向に挿入されたダイオ
ードと、前記主スイッチング素子の前記ゲート電極と前
記高電圧側主電極若しくは低電圧側主電極との間に挿入
された制御スイッチング素子とを具備し、前記主スイッ
チング素子がオン状態にあり、素子温度が上昇した場合
に、前記ダイオードを流れる逆方向のリーク電流の増加
を検知して、該リーク電流により前記制御スイッチング
素子をオン状態とすることを特徴とする半導体装置を提
供する。
【００４０】また、本発明の第６は、半導体基板に設け
られ、高電圧側主電極、低電圧側主電極、及び第１のゲ
ート電極を備えた主スイッチング素子と、該主スイッチ
ング素子の前記低電圧側主電極に抵抗を介してアノード
電極が接続され、前記第１のゲート電極にカソード電極
が接続されたダイオードと、ソース電極、ドレイン電
極、及び第２のゲート電極を有し、前記ダイオードのア
ノード電極に前記第２のゲート電極が接続され、前記主
スイッチング素子の低電圧側主電極に前記ソース電極が
接続され、前記第１のゲート電極に前記ドレイン電極が
接続された電界効果トランジスタとを具備することを特
徴とする半導体装置を提供する。
【００４１】また、本発明の第７は、半導体基板に設け
られ、高電圧側主電極、低電圧側主電極、及び第１のゲ
ート電極を備えた主スイッチング素子と、該主スイッチ
ング素子の前記第１のゲート電極にカソード電極が接続
されたダイオードと、エミッタ電極、コレクタ電極、及
びベース電極を有し、前記ダイオードのアノード電極に
前記ベース電極が接続され、前記主スイッチング素子の
低電圧側主電極に前記エミッタ電極が接続され、前記第
１のゲート電極に前記コレクタ電極が接続されたバイポ
ーラトランジスタとを具備することを特徴とする半導体
装置を提供する。
【００４２】また、本発明の第８は、半導体基板に設け
られ、高電圧側主電極、低電圧側主電極、及び第１のゲ
ート電極を備えた主スイッチング素子と、アノード電
極、ベース電極、カソード電極を有し、前記主スイッチ
ング素子の前記第１のゲート電極に前記アノード電極が
接続され、前記主スイッチング素子の低電圧側主電極に
前記カソード電極が接続されたサイリスタと、該サイリ
スタのベース電極にアノード電極が接続され、前記主ス
イッチング素子の第１のゲート電極にカソード電極が接
続されたダイオードとを具備することを特徴とする半導
体装置を提供する。
【００４３】かかる本発明の第５、第６、第７、及び第
８において、以下の構成を備えることが望ましい。 （１）前記主スイッチング素子と前記ダイオードとは同
一半導体基板に設けられていること。
【００４４】（２）前記制御スイッチング素子は前記半
導体基板外に設けられること。 （３）前記半導体基板に対して圧接パッケージが取り付
けられ、前記制御スイッチング素子は前記圧接パッケー
ジに設けられること。
【００４５】（４）前記半導体装置は配線基板に載置さ
れ、前記制御スイッチング素子は前記配線基板に設けら
れること。また、本発明の第８は、半導体基板に設けら
れ、高電圧側主電極、低電圧側主電極、及びゲート電極
を備えた主スイッチング素子と、前記半導体基板に設け
られ、前記主スイッチング素子の前記ゲート電極と前記
高電圧側主電極若しくは低電圧側主電極との間に、前記
主スイッチング素子がオン状態の場合に逆電圧が印加さ
れる方向に挿入されたダイオードと、前記半導体基板に
設けられた接合終端領域と、該接合終端領域を覆って前
記半導体基板の外周部に設けられた絶縁性フレームと、
該絶縁性フレーム上に設けられ、前記主スイッチング素
子の前記ゲート電極と前記高電圧側主電極若しくは低電
圧側主電極との間に挿入された制御スイッチング素子と
を具備し、前記主スイッチング素子がオン状態にあり、
素子温度が上昇した場合に、前記ダイオードを流れる逆
方向のリーク電流の増加を検知して、該リーク電流によ
り前記制御スイッチング素子をオン状態とすることを特
徴とする半導体装置を提供する。
【００４６】上述した本発明の第５乃至第８によれば、
主スイッチング素子がオン状態となり、素子で発生する
熱量が増大して素子温度が急上昇すると、ダイオードを
流れる逆方向のリーク電流は急激に増大する。この逆方
向のリーク電流の増加を検知して、当該リーク電流によ
り制御スイッチング素子をオン状態とすることにより、
主スイッチング素子のゲート電極と高電圧側主電極又は
低電圧側主電極との間が短絡されるようになり、主スイ
ッチング素子はオフ状態となる。したがって、主スイッ
チング素子における熱の発生は抑制されて、当該主スイ
ッチング素子の熱による破壊を事前に防止することが可
能となる。
【００４７】
【発明の実施の形態】以下、本発明の半導体装置及び半
導体モジュールの実施形態を、図面を参照しつつ詳細に
説明する。 （第１の実施形態）図１は、本発明に係る第１の実施形
態における半導体装置の構造を示す断面図である。ま
た、図２は図１の半導体装置を用いた半導体モジュール
の構造を示す平面図、図３は図２に示す半導体モジュー
ルの線分Ａ−Ａ´における断面を示す断面図である。
【００４８】図１に示すように、ｎ- 型基板からなるｎ
- 型ベース層１の一方の面にはｎ型バッファ層２、及び
ｐ+ 型コレクタ層３が順次形成され、ｎ- 型ベース層１
の他方の面にはｐ型ベース層４が選択的に形成され、ｐ
型ベース層４中にはｎ+ 型ソース層５が選択的に形成さ
れている。
【００４９】また、ｐ+ 型コレクタ層３の表面にはコレ
クタ電極６が形成され、ｐ型ベース層４とｎ+ 型ソース
層５に跨ってエミッタ電極７が形成されている。さら
に、ｎ+ 型ソース層５とｎ- 型ベース層１との間のｐ型
ベース層４の表面にはゲート絶縁膜９ａを介してゲート
電極８が形成されている。このゲート電極８上には絶縁
膜９ｂが形成され、さらにこの絶縁膜９ｂ上に前述した
エミッタ電極７が形成された構造となっている。以上の
ように、高耐圧半導体素子としてＩＧＢＴが半導体基板
（チップ）３０に設けられている。
【００５０】かかるＩＧＢＴが設けられた半導体チップ
３０の終端部表面には、絶縁膜（シリコン酸化膜等）あ
るいは高抵抗膜（半絶縁性多結晶シリコン膜等）からな
るパッシベーション膜９ｂ´が形成されている。パッシ
ベーション膜９ｂ´の一方の端はｐ型ベース層４の終端
部に接続され、他端（チップ最外周部）は基板電位のリ
ング状の電極（基板電位リング）１０を介してｎ+ 型ス
トッパ層１１に接続されて基板電位に保持される。ここ
で、絶縁膜（シリコン酸化膜等）及び高抵抗膜（半絶縁
性多結晶シリコン膜等）が下層からこの順に形成されて
いても良く、当該高抵抗膜がパッシベーション膜９ｂ´
として上記の如く電気的接続がなされていても良い。電
極１０及びｎ+ 型ストッパ層１１は終端部における空乏
層がチップ端まで延び耐圧が低下することを防止する役
割を果たす。さらにまた、高耐圧構造を強化するため、
パッシベーション膜９ｂ´が形成された半導体基板表面
に、リサーフ層やガードリング層など、電界緩和構造が
追加されることも多い。
【００５１】さらに、図１に示すように、パッシベーシ
ョン膜９ｂ´、並びにエミッタ電極７の一端及び電極１
０を覆うように、シリコーン、ポリイミドなどの絶縁性
の接着層３２が形成されており、この接着層３２を介し
て絶縁性のチップフレーム３１が半導体チップ３０の外
周に装着されている。その結果、チップフレーム３１は
半導体チップ３０の接合終端部を覆った構造となってい
る。チップフレーム３１は、さらに半導体チップ３０の
側面部まで接着層３２を介して覆うように延びており、
完全に半導体チップ３０の外周端部を覆っている。
【００５２】チップフレーム３１は、シリコーン、ポリ
エーテルイミドなどから選ばれる絶縁性樹脂から成型さ
れたものであり、その大きさはチップの最大定格電圧に
応じた空間沿面距離を満たすものとする。ここで、絶縁
性樹脂として上記樹脂材料とガラス繊維とを含む複合体
を用いることも可能であり、特にポリエーテルイミドと
ガラス繊維とを含む複合体を用いることが好ましい。
【００５３】以上述べた半導体チップ３０は、その接合
終端部を覆うようにチップフレーム３１が装着された状
態で、モジュール基板の配線パターン上に複数個マウン
ト、ボンディングされている。図２及び図３はその半導
体モジュールの構造を示した概略図である。図２は半導
体モジュールの平面図、図３は図２の線分Ａ−Ａ´にお
ける断面図である。
【００５４】図２及び図３に示すように、図１で述べた
ＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チッ
プ３０は複数個モジュール基板２０上に並列接続して搭
載されている。この半導体チップ３０の第１の主面上に
形成された第１の主電極（コレクタ電極。図１の６に相
当。）は、モジュール基板２０上の第１の配線パターン
（コレクタ配線パターン）２１に半田付けなどによりマ
ウントされている。
【００５５】また、第２の主面上の第２の主電極（エミ
ッタ電極。図１の７に相当。）、及び制御電極（ゲート
電極。図１の８に相当。）は、それぞれモジュール基板
２０上の第２の配線パターン（エミッタ配線パターン）
２２及び第３の配線パターン（ゲート配線パターン）２
３に対してボンディングワイヤー２４ａ、２５ａにより
それぞれ接続されている。ボンディングワイヤー２４
ａ、２５ａはチップフレーム３１の上を跨ぐように設け
られている。
【００５６】上記第１、第２、及び第３の配線パターン
２１、２２、２３には、それぞれコレクタ電極引き出し
部２６ａ、エミッタ電極引き出し部２７ａ、ゲート電極
引き出し部２８ａが設けられ、これらの引き出し部によ
り外部機器に対する電気的な接続が行われている。
【００５７】上記した本実施形態の半導体チップ３０及
びこれを用いた半導体モジュールによれば、絶縁性樹脂
からなるチップフレーム３１により、半導体チップ３０
は接合終端部での沿面放電から保護されるため、マウン
トに先立って半導体チップの耐圧試験、遮断試験などの
高電圧印加試験を実施することが可能であり、不良チッ
プを予め抽出・除外することができる。なお、試験治具
は、半導体チップの各電極と試験回路とを接続するため
に、ばね構造や油圧装置などの圧接装置を含んでいる。
【００５８】また、本実施形態のチップフレーム３１の
使用により、チップマウント時にチップ外周部に損傷を
受けるのを防止することができる。さらに、ボンディン
グワイヤーがチップ最外周の基板電位リング１０や基板
上のコレクタ配線パターン２１に近接することによる絶
縁耐圧の低下を防止することが可能である。また、本実
施形態において、図示しないゲル状のパッシベーション
剤で封印することにより長期信頼性を向上させることが
可能である。さらにまた、チップフレーム３１は、複数
個の半導体チップ３０をモジュール基板２０上に配列す
る際の位置決めにも使用することが可能である。
【００５９】図４は、上述した本実施形態における半導
体装置の構造の変形例を示す断面図である。図１と同一
部分には同一の符号を付して示し、詳細な説明は省略す
る。図４に示すように、チップフレーム３１の代わり
に、塗布型フレーム３３がチップフレームとして用いら
れている。即ち、チップフレーム３１を接着層３２によ
り半導体チップ３０に装着する以外に、チップの最大定
格電圧に応じた空間沿面距離を満たすように、シリコー
ン、ポリエーテルイミドなどから選ばれる絶縁性樹脂
を、半導体チップ３０の接合終端部、またはこの部分と
外周端部に塗布することも可能である。この変形例によ
っても上述した実施形態と同様な効果が得られる他、接
着剤を使用せずに簡便に半導体チップにチップフレーム
を設けることが可能である。なお、上記絶縁性樹脂とし
て上記樹脂材料とガラス繊維とを含む複合体を用いるこ
とも可能であり、特にポリエーテルイミドとガラス繊維
とを含む複合体を用いることが好ましい。
【００６０】（第２の実施形態）図５は、本発明に係る
第２の実施形態における半導体装置の構造を示す斜視図
である。また、図６は図５の半導体装置を用いた半導体
モジュールの構造を示す平面図である。図１、図２、図
３と同一部分には同一の符号を付して示し、詳細な説明
は省略する。
【００６１】図５（ａ）に示すように、ＩＧＢＴが形成
された半導体チップ３０にはチップフレーム３１が装着
されており、このチップフレーム３１の上面にはエミッ
タ配線パターン２２´及びゲート配線パターン２３´が
設けられている。このエミッタ配線パターン２２´及び
ゲート配線パターン２３´は、それぞれ半導体チップ３
０上のエミッタ電極７及びゲート電極８に対してボンデ
ィングワイヤー２４ｂ、２５ｂによりそれぞれ接続され
ている。
【００６２】また、チップフレーム３１の上面には配線
パターン以外の回路成分（抵抗、キャパシタなど）を設
けることも可能である。例えば、図５（ｂ）に示すよう
に、ゲート配線パターンとして２３´の他に２３ａ´を
設け、この配線パターン２３ａ´と上記ゲート電極８と
の間をボンディングワイヤー２５ｂ´により接続し、さ
らにゲート配線パターン２３´、２３ａ´間にゲート抵
抗２３ｂ´を設けることができる。
【００６３】本実施形態によれば、半導体チップ３０へ
のボンディング後に不良チップの選別作業を行えるた
め、ボンディングによって破壊した不良チップを抽出す
ることができ、第１の実施形態より更にモジュール製造
歩留りを向上させることが可能である。
【００６４】このようにボンディング工程を経た半導体
チップ３０は、図６に示すようにモジュール基板２０上
に複数個並列接続して搭載される。それぞれの半導体チ
ップ３０は、それらのチップフレーム３１の辺同志をお
互いに密着させるようにしてモジュール基板２０上に搭
載されている。本実施形態では、モジュール基板２０上
のエミッタ配線パターン２２及びゲート配線パターン２
３は、それぞれチップフレーム３１上のエミッタ配線パ
ターン２２´及びゲート配線パターン２３´に対してボ
ンディングワイヤ２４ｃ、２５ｃによりそれぞれ接続さ
れている。
【００６５】このように、半導体チップ３０上のエミッ
タ電極７及びゲート電極８をそれぞれモジュール基板２
０上のエミッタ配線パターン２２及びゲート配線パター
ン２３と接続する場合に、それぞれチップフレーム３１
上のエミッタ配線パターン２２´及びゲート配線パター
ン２３´を経由して接続するようにすれば、第１の実施
形態のようにこれらの間に直接ボンディングワイヤー２
４ａ、２５ａがチップフレーム３１上を跨ぐように設け
られる場合と比べて、ボンディングワイヤーによる接続
を確実に行うことができるようになり、ボンディング工
程の製造歩留まりを向上させることが可能となる。ま
た、半導体モジュールの小型化も可能となる。
【００６６】（第３の実施形態）図７は、本発明に係る
第３の実施形態における半導体モジュールの構造を示す
平面図である。図１乃至図６と同一部分には同一の符号
を付して示し、詳細な説明は省略する。
【００６７】図７に示すように、モジュール基板２０に
はコレクタ配線パターン２１のみが形成されており、こ
のコレクタ配線パターン２１上に半導体チップ３０が複
数個並列接続して搭載されている。それぞれの半導体チ
ップ３０は、それらのチップフレーム３１の辺同志をお
互いに密着させるようにしてコレクタ配線パターン２１
上に搭載されている。
【００６８】これらのチップフレーム３１上のエミッタ
配線パターン２２´は、隣接する半導体チップ３０間で
金属板５１により接続されている。また、同様にチップ
フレーム３１上のゲート配線パターン２３´は、隣接す
るチップフレーム３１間で金属板５２により接続されて
いる。コレクタ配線パターン２１、金属板５１、及び金
属板５２には、それぞれコレクタ電極引き出し部２６
ｂ、エミッタ電極引き出し部２７ｂ、ゲート電極引き出
し部２８ｂが設けられ、これらの引き出し部により外部
機器に対する電気的な接続が行われている。
【００６９】本実施形態による半導体モジュールによれ
ば、チップフレーム３１上のエミッタ配線パターン及び
ゲート配線パターンをそれぞれ隣接する半導体チップ３
０間でチップフレーム３１上において接続することによ
り、モジュール基板２０上のエミッタ配線パターン及び
ゲート配線パターンが不要となり、モジュール基板面積
を削減し、半導体モジュールを小型化することが可能と
なる。また、各半導体チップ３０からのボンディングワ
イヤーの長さを低減することができ、これにより低イン
ダクタンス接続が可能となる。したがって、並列接続さ
れた半導体チップ間での均一動作を実現することがで
き、安定なスイッチング動作が可能となる。
【００７０】（第４の実施形態）図８は、本発明に係る
第４の実施形態における半導体モジュールの構造を示す
平面図である。図１乃至図６と同一部分には同一の符号
を付して示し、詳細な説明は省略する。
【００７１】図８に示すように、モジュール基板２０上
にはコレクタ配線パターン２１´のみが形成されてお
り、このコレクタ配線パターン２１´上に半導体チップ
（ＩＧＢＴチップ）３０が複数個並列接続して搭載され
る他、複数個のＦＷＤ（フリーホイールダイオード）用
の半導体チップ（ＦＲＤ（Ｆｉｒｓｔ Ｒｅｃｏｖｅｒ
ｙ Ｄｉｏｄｅ）チップ）３０´がＩＧＢＴチップ３０
に対して導通方向が逆になるように並列接続して搭載さ
れている。ＦＷＤ用の半導体チップ３０´にもチップフ
レーム３１´が装着されている。具体的には、ＩＧＢＴ
チップ３０が４チップ、ＦＲＤチップ３０´が２チップ
搭載されており、これらの半導体チップ３０、３０´
は、それらのチップフレーム３１、３１´の辺同志をお
互いに密着させるようにしてコレクタ配線パターン２１
´上に正確に配列して搭載されている。
【００７２】ＦＲＤ用の半導体チップ３０´に装着され
たチップフレーム３１´上にはアノード配線パターン２
９が設けられている。チップフレーム３１´上にはゲー
ト配線パターン２３´が設けられる必要はない。アノー
ド配線パターン２９は、ＦＲＤ上のアノード電極に対し
てボンディングワイヤー２４ｄにより接続されており、
一方、ＦＲＤチップ３０´の裏面に設けられるＦＲＤの
カソード電極は、モジュール基板２０上のコレクタ配線
パターン２１´に半田付けされている。
【００７３】チップフレーム３１上のエミッタ配線パタ
ーン２２´及びチップフレーム３１´上のアノード配線
パターン２９は、隣接する半導体チップ３０、３０´間
で金属板５３により接続されている。また、同様にチッ
プフレーム３１上のゲート配線パターン２３´は、隣接
するチップフレーム３１間で金属板５４ａ、５４ｂによ
り接続されている。コレクタ配線パターン２１´、金属
板５３、及び金属板５４ａ、５４ｂには、それぞれコレ
クタ電極引き出し部２６ｃ、エミッタ電極引き出し部２
７ｃ、ゲート電極引き出し部２８ｃが設けられ、これら
の引き出し部により外部機器に対する電気的な接続が行
われている。このようにして逆導通ＩＧＢＴをコンパク
トに構成することができ、インバータ回路等に容易に応
用することが可能となる。
【００７４】（第５の実施形態）図９は、本発明に係る
第５の実施形態における半導体モジュール及び半導体チ
ップの構造を示す概略図である。図９（ａ）は半導体モ
ジュールの構造を示す平面図、図９（ｂ）は図９（ａ）
の半導体モジュールに搭載される半導体チップ（ＩＧＢ
Ｔチップ）１つの構造を示す斜視図である。図１乃至図
６と同一部分には同一の符号を付して示し、詳細な説明
は省略する。
【００７５】図９（ｂ）に示すように、本実施形態のＩ
ＧＢＴチップ３０においては、チップフレーム３１及び
３１´上には配線パターンは形成されておらず、ボンデ
ィング接続も使用されていない。ＩＧＢＴチップ３０の
各チップに形成されるＩＧＢＴの電極には金属製のブロ
ック５７やピン５８が半田付けされている。本実施形態
では、金属製のブロック５７がＩＧＢＴのエミッタ電極
に、金属製のピン５８がゲート電極に接続されている。
【００７６】かかるＩＧＢＴチップ３０は、図９（ａ）
に示すように、コレクタ配線パターン２１´のみが形成
されたモジュール基板２０上に搭載される。本実施形態
でも、第４の実施形態と同様にコレクタ配線パターン２
１´上に４チップのＩＧＢＴチップ３０が並列接続して
搭載される他、２チップのＦＲＤチップ３０´がＩＧＢ
Ｔチップ３０に対して逆並列接続して搭載されている。
【００７７】ＩＧＢＴチップ３０及びＦＲＤチップ３０
´にそれぞれ装着されているチップフレーム３１及び３
１´の上面には、金属板５５及び５６がそれぞれ４つの
ＩＧＢＴチップ３０の金属製のブロック５７及びピン５
８に対して半田付けにより接続されている。
【００７８】また、ＦＲＤチップ３０´上のアノード電
極にも同様に、当該電極と電気的接続を保って図示しな
い金属製ブロックが設けられている。前述した金属板５
５は、ＦＲＤチップ３０´の当該金属製ブロックに対し
ても電気的に接続している。
【００７９】かかる金属板５５及び５６により、４つの
ＩＧＢＴチップ３０はお互いに並列接続され、これらの
ＩＧＢＴチップ３０に対して２チップのＦＲＤチップ３
０´が逆並列接続されることとなる。
【００８０】さらに、コレクタ配線パターン２１´、金
属板５５、及び５６には、それぞれコレクタ電極引き出
し部２６ｄ、エミッタ電極引き出し部２７ｄ、ゲート電
極引き出し部２８ｄが設けられ、これらの引き出し部に
より外部機器に対する電気的な接続が行われている。こ
の場合、ボンディング接続を使用しないため、低インダ
クタンス接続が可能であり、並列接続された半導体チッ
プ間での均一動作を実現することができる。このように
して高性能な逆導通ＩＧＢＴをコンパクトに構成するこ
とができ、インバータ回路等に容易に応用することが可
能となる。
【００８１】以上、第１乃至第５の実施形態においてＩ
ＧＢＴを例に説明したが、ＩＧＢＴに限らず、高耐圧Ｍ
ＯＳＦＥＴ、ＩＥＧＴなど他の半導体素子のモジュール
にも本発明は適用可能である。また、半導体素子のゲー
ト形状や接合終端部の電界緩和構造についても、上記実
施形態に限定されることなく適用可能である。その他、
本発明の趣旨を逸脱しないで種々変形して実施すること
が可能である。
【００８２】次に、高耐圧半導体装置における高温化に
よる素子破壊を防止するための本発明の半導体装置につ
いて説明を行う。 （第６の実施形態）図１０は、本発明の半導体装置に係
る第６の実施形態を示す回路図である。また、図１２は
その素子構造を示す断面図である。
【００８３】図１０に示すように、本実施形態の半導体
装置は、コレクタ電極、エミッタ電極、及びゲート電極
を有するゲート駆動型パワー素子１０１と、このパワー
素子１０１に接続された保護用ダイオード１０２及び電
界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０
４と、保護用ダイオード１０２に直列接続された抵抗１
０３とから構成される。なお、図１０において、Ｇはゲ
ート電極端子、Ｅはエミッタ電極端子、Ｃはコレクタ電
極端子である。
【００８４】パワー素子１０１のゲート電極には、保護
用ダイオード１０２のカソード電極及びｎチャネル型Ｍ
ＯＳＦＥＴ１０４のドレイン電極が接続されており、当
該ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワ
ー素子１０１のエミッタ電極に接続されている。また、
保護用ダイオード１０２のアノード電極は直列接続され
た抵抗１０３を介してパワー素子１０１のエミッタ電極
に接続されており、当該アノード電極はｎチャネル型Ｍ
ＯＳＦＥＴ１０４のゲート電極にも接続されている。
【００８５】次に、図１０に示した本発明の半導体装置
における素子保護動作の原理を説明する。図１１は、こ
の素子保護動作の原理を説明するための保護用ダイオー
ドの逆方向電流−電圧特性を示す特性図である。
【００８６】図１１において、線Ａは低温（室温）にお
ける保護用ダイオードの特性を示し、線Ｂは高温（例え
ば１００℃以上）における保護用ダイオードの特性を示
す。図１１に示すように、低温（室温）では保護用ダイ
オードに微少なリーク電流（例えば（１００μＡ））し
か流れないが、高温になると大きな電流（例えば１２５
℃において（１０ｍＡ））が流れるようになる。
【００８７】したがって、ゲート駆動型パワー素子１０
１がオン状態となり、素子で発生する熱量が増大して素
子温度が急上昇すると、保護用ダイオード１０２に流れ
る電流は急激に増大する。その結果、保護用ダイオード
１０２に直列接続された抵抗１０３に流れる電流も急激
に増大し、この部分で電位降下が増大して、ｎチャネル
型ＭＯＳＦＥＴ１０４のゲート電極には十分な正の電圧
が印加されることとなる。
【００８８】これにより、ｎチャネル型ＭＯＳＦＥＴ１
０４はオン状態となるので、パワー素子１０１のゲート
電極とエミッタ電極との間が短絡されるようになり（即
ち、ゲート電圧が減少して）、パワー素子１０１はオフ
状態となる。したがって、パワー素子１０１における熱
の発生は抑制されて、当該パワー素子１０１の熱による
破壊を事前に防止することが可能となる。
【００８９】図１２は、上述した保護用ダイオード１０
２及びｎチャネル型ＭＯＳＦＥＴ１０４をゲート駆動型
パワー素子１０１と同じ半導体基板に形成した場合の素
子構造を示す断面図である。温度を検出する保護用ダイ
オード１０２は、パワー素子１０１に近接して設けるこ
とが好ましいが、パワー素子１０１の有効面積を減少さ
せないために主素子部（パワー素子の形成部分）には設
けず、耐圧確保のための接合終端部を利用して形成され
ている。また、ｎチャネル型ＭＯＳＦＥＴ１０４も同様
にこの接合終端部を利用して形成されている。
【００９０】図１２に示すように、ｎ- 型の半導体基板
１１１の表面にはｐ型領域１１２及び１１４が選択的に
形成されており、ｐ型領域（アノード領域）１１２には
保護用ダイオード１０２が、ｐ型領域１１４にはｎチャ
ネル型ＭＯＳＦＥＴ１０４がそれぞれ形成されている。
【００９１】即ち、アノード領域１１２にはその表面に
ｎ+ 型のカソード領域１１３が選択的に形成されてお
り、アノード領域１１２及びカソード領域１１３にはそ
れぞれアノード電極１１７及びカソード領域１１８が設
けられている。
【００９２】一方、ｐ型領域１１４にはその表面にｎ+
型のソース領域１１６及びドレイン領域１１５が選択的
に形成されており、ソース領域１１６とドレイン領域１
１５間のｐ型領域１１４の表面にはゲート絶縁膜１２１
を介してゲート電極１２０が設けられている。また、ソ
ース領域１１６及びｐ型領域１１４に跨るようにソース
電極１２２が設けられ、ドレイン領域１１５にはドレイ
ン電極１１９が設けられている。
【００９３】また、保護用ダイオード１０２のカソード
電極１１８及びｎチャネル型ＭＯＳＦＥＴ１０４のドレ
イン電極１１９はパワー素子１０１のゲート電極に接続
され、ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極は
パワー素子１０１のエミッタ電極に接続されている。さ
らに、保護用ダイオード１０２のアノード電極１１７は
直列接続された抵抗１０３を介してパワー素子１０１の
エミッタ電極に接続されており、当該アノード電極１１
７はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極１２
０にも接続されている。
【００９４】（第７の実施形態）図１３は、本発明の半
導体装置に係る第７の実施形態を示す回路図である。第
６の実施形態において説明したものと異なる点は、制御
用の素子にＭＯＳＦＥＴ１０４ではなくバイポーラトラ
ンジスタ１０５を利用する点である。即ち、図１３に示
すように、パワー素子１０１のゲート電極には、保護用
ダイオード１０２のカソード電極及びバイポーラトラン
ジスタ１０５のコレクタ電極が接続されており、当該バ
イポーラトランジスタ１０５のエミッタ電極はパワー素
子１０１のエミッタ電極に接続されている。また、保護
用ダイオード１０２のアノード電極はバイポーラトラン
ジスタ１０５のベース電極に接続されている。
【００９５】図１３に示した本実施形態の半導体装置に
おける素子保護動作の原理を説明する。ゲート駆動型パ
ワー素子１０１がオン状態となり、素子で発生する熱量
が増大して素子温度が急上昇すると、保護用ダイオード
１０２に流れる電流は急激に増大する。その結果、バイ
ポーラトランジスタ１０５のベース電極に流れ込む電流
値も急激に増大し、バイポーラトランジスタ１０５はオ
ン状態となるので、パワー素子１０１のゲート電極とエ
ミッタ電極との間が短絡されるようになり（即ち、ゲー
ト電圧が減少して）、パワー素子１０１はオフ状態とな
る。したがって、パワー素子１０１における熱の発生は
抑制されて、当該パワー素子１０１の熱による破壊を事
前に防止することが可能となる。
【００９６】このように本実施形態によれば、保護用ダ
イオード１０２のリーク電流をそのままバイポーラトラ
ンジスタ１０５のベース電流として使用して制御を行う
ので、第６の実施形態で示した抵抗１０３を省略するこ
とができ構成を簡単にすることが可能である。また、バ
イポーラトランジスタ１０５は保護用ダイオード１０２
と同様の温度特性を有し、素子温度が高くなるほどオン
しやすいので、高耐圧半導体装置の保護をより簡単にか
つ確実に行うことが可能である。
【００９７】図１４は第７の実施形態の保護回路を全て
パワー素子と同じ半導体基板に形成した場合の断面図で
ある。図１２と同一部分には同一の符号を付して示し、
詳細な説明は省略する。図１４に示すように、上述した
保護用ダイオード１０２及びバイポーラトランジスタ１
０５は、ゲート駆動型パワー素子１０１と同じ半導体基
板に形成されている。保護用ダイオード１０２（可能で
あればバイポーラトランジスタ１０５も。）は、パワー
素子１０１に近接して設けることが好ましいが、パワー
素子１０１の有効面積を減少させないために主素子部
（パワー素子の形成部分）には設けず、耐圧確保のため
の接合終端部を利用して形成されている。また、バイポ
ーラトランジスタ１０５も同様にこの接合終端部を利用
して形成されている。
【００９８】図１４に示すように、ｎ- 型の半導体基板
１１１の表面にはｐ型領域（アノード領域）１１２の他
にｐ型領域（ベース領域）１２４が選択的に形成されて
おり、このｐ型領域１２４にはバイポーラトランジスタ
１０５が形成されている。
【００９９】即ち、ベース領域１２４にはその表面にｎ
+ 型のエミッタ領域１２５及びコレクタ領域１２３が選
択的に形成されており、エミッタ領域１２５及びコレク
タ領域１２３にはそれぞれエミッタ電極１２８及びコレ
クタ電極１２６が設けられている。また、エミッタ領域
１２５とコレクタ領域１２３間のベース領域１２４の表
面にはベース電極１２７が設けられている。
【０１００】さらに、保護用ダイオード１０２のカソー
ド電極１１８及びバイポーラトランジスタ１０５のコレ
クタ電極１２６は、パワー素子１０１のゲート電極に対
して接続されており、バイポーラトランジスタ１０５の
エミッタ電極１２８はパワー素子１０１のエミッタ電極
に接続されている。保護用ダイオード１０２のアノード
電極１１７はバイポーラトランジスタ１０５のベース電
極１２７に接続されている。
【０１０１】図１５は、本実施形態における素子構造の
変形例を示す断面図である。図１４と同一部分には同一
の符号を付して示し、詳細な説明は省略する。図１５に
示すように、ｐ型領域（アノード領域）１１２とｐ型領
域（ベース領域）１２４とは合体して一つのｐ型領域１
１０ａとなっている。このような構成であれば、より簡
単なプロセスでより集積した素子を作製することが可能
である。
【０１０２】なお、図１５のｐ型領域１１０ａにはカソ
ード領域１１３及びコレクタ領域１２３より下層の領域
にｐ型領域１１０ａより高濃度のｐ+ 型領域１１０ａ´
が形成されている。このｐ+ 型領域１１０ａ´は、カソ
ード領域１１３の下層領域からエミッタ領域１２５とコ
レクタ領域１２３間の下層領域にわたって延在してい
る。かかる構成により、保護用ダイオード１０２のリー
ク電流はｐ+ 型領域１１０ａ´を通って、エミッタ領域
１２５とコレクタ領域１２３間のｐ型領域１１０ａ（ベ
ース領域）に効率よく到達することが可能であり、効率
の良い素子保護動作を図ることが可能である。
【０１０３】また、コレクタ領域１２３を複数に分割し
て、かかるコレクタ領域１２３間を保護用ダイオード１
０２のリーク電流が流れるようにしても、当該リーク電
流の上記ベース領域への到達効率を向上させることがで
き、効率の良い素子保護動作を確保することが可能であ
る。
【０１０４】図１６は、本実施形態における素子構造の
他の変形例を示す断面図である。図１４と同一部分には
同一の符号を付して示し、詳細な説明は省略する。図１
６に示すように、ｐ型領域（ベース領域）１１０ｂとｐ
型領域（アノード領域）１１０ｃとはお互いに接するよ
うに形成されている。これらのｐ型領域１１０ｂ及び１
１０ｃはそれぞれ素子動作に適する所望のｐ型不純物濃
度で形成されている。
【０１０５】ｐ型領域１１０ｂ及び１１０ｃの形成方法
としては、例えばｐ型不純物の二重拡散を用いることが
可能である。この図１６の実施形態においても、図１５
の実施形態と同様に、高濃度のｐ+型領域１１０ａ´に
相当する領域を設けたり、コレクタ領域１２３を複数に
分割することが可能であり、この場合にも効率の良い素
子保護動作を図ることが可能である。
【０１０６】（第８の実施形態）図１７は、本発明の半
導体装置に係る第８の実施形態を示す回路図である。第
６の実施形態において説明したものと異なる点は、制御
用の素子にＭＯＳＦＥＴ１０４ではなくサイリスタ１０
６を利用する点である。即ち、図１７に示すように、パ
ワー素子１０１のゲート電極には、保護用ダイオード１
０２のカソード電極及びサイリスタ１０６のアノード電
極が接続されており、当該サイリスタ１０６のカソード
電極はパワー素子１０１のエミッタ電極に接続されてい
る。また、保護用ダイオード１０２のアノード電極はサ
イリスタ１０６のベース電極に接続されている。
【０１０７】図１７に示した本実施形態の半導体装置に
おける素子保護動作の原理を説明する。ゲート駆動型パ
ワー素子１０１がオン状態となり、素子で発生する熱量
が増大して素子温度が急上昇すると、保護用ダイオード
１０２に流れる電流は急激に増大する。その結果、サイ
リスタ１０６のベース電極に流れ込む電流値も急激に増
大し、サイリスタ１０６はオン状態となるので、パワー
素子１０１のゲート電極とエミッタ電極との間が短絡さ
れるようになり（即ち、ゲート電圧が減少して）、パワ
ー素子１０１はオフ状態となる。したがって、パワー素
子１０１における熱の発生は抑制されて、当該パワー素
子１０１の熱による破壊を事前に防止することが可能と
なる。
【０１０８】このように本実施形態によれば、保護用ダ
イオード１０２のリーク電流をそのままサイリスタ１０
６のベース電流として使用して制御を行うので、第７の
実施形態と同様に第６の実施形態で示した抵抗１０３を
省略することができ構成を簡単にすることが可能であ
る。また、サイリスタ１０６は保護用ダイオード１０２
と同様の温度特性を有し、素子温度が高くなるほどオン
しやすいので、高耐圧半導体装置の保護をより簡単にか
つ確実に行うことが可能である。
【０１０９】さらに本実施形態では、素子温度が上昇し
た場合、サイリスタ１０６をオン状態とすることにより
パワー素子１０１をオフ状態とするが、このサイリスタ
１０６は、一度オン状態となると、外部からの電圧印加
によりゲート電圧を負とするまでオン状態を保ち続け
る。したがって、パワー素子１０１をオフ状態に保ちオ
ン状態には戻さないようにすることができ、素子温度が
高温の場合においてより確実に素子の保護を行うことが
可能である。
【０１１０】図１８は第８の実施形態の保護回路を全て
パワー素子と同じ半導体基板に形成した場合の断面図で
ある。図１２と同一部分には同一の符号を付して示し、
詳細な説明は省略する。図１８に示すように、上述した
保護用ダイオード１０２及びサイリスタ１０６は、ゲー
ト駆動型パワー素子１０１と同じ半導体基板に形成され
ている。保護用ダイオード１０２（可能であればサイリ
スタ１０６も。）は、パワー素子１０１に近接して設け
ることが好ましいが、パワー素子１０１の有効面積を減
少させないために主素子部（パワー素子の形成部分）に
は設けず、耐圧確保のための接合終端部を利用して形成
されている。また、サイリスタ１０６も同様にこの接合
終端部を利用して形成されている。
【０１１１】図１８に示すように、ｎ- 型の半導体基板
１１１の表面にはｐ型領域（アノード領域）１１２の他
にｐ型領域（ｐ型のベース領域）１２９が選択的に形成
されており、このｐ型領域１２９にはサイリスタ１０６
が形成されている。
【０１１２】即ち、ｐ型のベース領域１２９にはその表
面にｎ型のベース領域１３１が選択的に形成されてお
り、このｎ型のベース領域１３１の表面にはｐ型のアノ
ード領域１３２が選択的に形成されている。また、ｐ型
のベース領域１２９の表面にはｎ型のベース領域１３１
から離間してｎ型のカソード領域１３０が形成されてい
る。ｐ型のアノード領域１３２及びｎ型のカソード領域
１３０にはそれぞれアノード電極１３４及びカソード電
極１３３が設けられている。また、ｎ型のベース領域１
３１とｎ型のカソード領域１３０間のｐ型のベース領域
１２９の表面にはベース電極１３５が設けられている。
【０１１３】さらに、保護用ダイオード１０２のカソー
ド電極１１８及びサイリスタ１０６のアノード電極１３
４は、パワー素子１０１のゲート電極に対して接続され
ており、サイリスタ１０６のカソード電極１３３はパワ
ー素子１０１のエミッタ電極に接続されている。また、
保護用ダイオード１０２のアノード電極１１７はサイリ
スタ１０６のベース電極１３５（ｐ型のベース領域１２
９上の電極）に接続されている。
【０１１４】図１９は、本実施形態における素子構造の
変形例を示す断面図である。図１８と同一部分には同一
の符号を付して示し、詳細な説明は省略する。図１９に
示すように、ｐ型領域（アノード領域）１１２とｐ型領
域（ｐ型のベース領域）１２９とは合体して一つのｐ型
領域１１０ｄとなっている。このような構成であれば、
より簡単なプロセスでより集積した素子を作製すること
が可能である。
【０１１５】なお、図１９のｐ型領域１１０ｄにはカソ
ード領域１１３及びカソード領域１３０より下層の領域
にｐ型領域１１０ｄより高濃度のｐ+ 型領域１１０ｄ´
が形成されている。このｐ+ 型領域１１０ｄ´は、カソ
ード領域１１３の下層領域からカソード領域１３０とベ
ース領域１３１間の下層領域にわたって延在している。
かかる構成により、保護用ダイオード１０２のリーク電
流はｐ+ 型領域１１０ｄ´を通って、カソード領域１３
０とベース領域１３１間のｐ型領域１１０ｄ（ベース領
域）に効率よく到達することが可能であり、効率の良い
素子保護動作を図ることが可能である。
【０１１６】また、カソード領域１３０を複数に分割し
て、かかるカソード領域１３０間を保護用ダイオード１
０２のリーク電流が流れるようにしても、当該リーク電
流の上記ベース領域への到達効率を向上させることがで
き、効率の良い素子保護動作を確保することが可能であ
る。
【０１１７】図２０は、本実施形態における素子構造の
他の変形例を示す断面図である。図１８と同一部分には
同一の符号を付して示し、詳細な説明は省略する。図２
０に示すように、ｐ型領域（ｐ型のベース領域）１１０
ｅとｐ型領域（アノード領域）１１０ｆとはお互いに接
するように形成されている。これらのｐ型領域１１０ｅ
及び１１０ｆはそれぞれ素子動作に適する所望のｐ型不
純物濃度で形成されている。ｐ型領域１１０ｅ及び１１
０ｆの形成方法としては、例えばｐ型不純物の二重拡散
を用いることが可能である。
【０１１８】この図２０の実施形態においても、図１９
の実施形態と同様に、高濃度のｐ+型領域１１０ｄ´に
相当する領域を設けたり、コレクタ領域１３０を複数に
分割することが可能であり、この場合にも効率の良い素
子保護動作を図ることが可能である。
【０１１９】（第９の実施形態）図２１は、本発明の半
導体装置に係る第９の実施形態を示す回路図である。ま
た、図２２は本実施形態における構造を示す斜視図、図
２３は本実施形態における素子構造を示す断面図であ
る。図１０と同一部分には同一の符号を付して示す。
【０１２０】図２１に示すように、本実施形態の半導体
装置は二つの部分Ｐ、Ｑに分かれており、Ｑの部分は高
耐圧の半導体装置（ゲート駆動型パワー素子１０１）と
同一の基板に作製されており、Ｐの部分は当該高耐圧半
導体装置（ゲート駆動型パワー素子１０１）が設けられ
た基板とは別の部分（例えば、配線等が形成されたモジ
ュール基板、圧接パッケージの蓋の部分、前述の実施形
態におけるチップフレーム等）に作製されている。
【０１２１】Ｑの部分は、コレクタ電極、エミッタ電
極、及びゲート電極を有するゲート駆動型パワー素子１
０１と、このパワー素子１０１に接続された保護用ダイ
オード１０２とから構成されている。パワー素子１０１
のゲート電極には保護用ダイオード１０２のカソード電
極が接続され、これらのゲート電極及びカソード電極は
電極端子Ｇを介して外部と接続可能となっている。ま
た、保護用ダイオード１０２のアノード電極は電極端子
Ａを介して外部と接続可能となっている。
【０１２２】一方、Ｐの部分は、電界効果トランジスタ
（ｎチャネル型ＭＯＳＦＥＴ）１０４と、この電界効果
トランジスタ１０４に接続された抵抗１０３とから構成
されている。ｎチャネル型ＭＯＳＦＥＴ１０４のゲート
電極は抵抗１０３を介して当該ＭＯＳＦＥＴ１０４のソ
ース電極と接続され、これらのゲート電極及びソース電
極はそれぞれ電極端子Ａ´、Ｅ´を介して外部と接続可
能となっている。また、ｎチャネル型ＭＯＳＦＥＴ１０
４のドレイン電極は電極端子Ｇ´を介して外部と接続可
能となっている。
【０１２３】以上の構成の本実施形態の半導体装置にお
いては、Ｐ部分の電極端子Ｇ´、電極端子Ａ´、及び電
極端子Ｅ´が、それぞれＱ部分の電極端子Ｇ、電極端子
Ａ、及び電極端子Ｅと接続されるようになっており、接
続した場合には図１０に示した回路と同一の構成となる
ようになっている。
【０１２４】本実施形態のように、半導体装置を二つの
部分Ｐ、Ｑに分け、パワー素子１０１と同一の基板に作
製されるＱの部分に保護用ダイオード１０２を含め、ま
たパワー素子１０１が設けられた基板とは別の部分に作
製されるＰの部分に電界効果トランジスタ１０４を含め
るようにすれば、保護用ダイオード１０２がパワー素子
１０１と近接して設けられることになるので、保護用ダ
イオード１０２によりパワー素子１０１の素子温度を正
確に検知しパワー素子１０１に対して正確かつ迅速にフ
ィードバックを行うことができ、パワー素子１０１を確
実に保護することが可能である。
【０１２５】さらに、素子温度の検知とは直接関係のな
い電界効果トランジスタ１０４は、パワー素子１０１が
設けられた基板とは異なる部分に設けられるので、素子
温度の検知に影響を与えることなく、かつパワー素子１
０１の有効面積を減少させないで、装置全体のコンパク
ト化を図ることが可能である。
【０１２６】次に、チップフレームを用いて本実施形態
の半導体装置の実装を行った場合について説明する。図
２２に示すように、半導体基板（半導体チップ）２０１
にはパワー素子１０１及び保護用ダイオード１０２が形
成されており、第１の実施形態と同様に当該半導体基板
２０１の外周部にはチップフレーム２０８が装着されて
いる。このチップフレーム２０８は、半導体基板２０１
モジュールに組み込む際の耐圧歩留りを向上させるため
に、第１の実施形態と同様に半導体基板２０１の接合終
端部をカバーしている。さらに、チップフレーム２０８
の上面にはゲート配線パターン２０７ａ、アノード配線
パターン２０７ｂ、エミッタ配線パターン２０７ｃ、抵
抗２０３、及びｎチャネル型ＭＯＳＦＥＴ２０４が設け
られている。
【０１２７】ゲート配線パターン２０７ａとｎチャネル
型ＭＯＳＦＥＴ２０４のドレイン電極とは配線により電
気的に接続され、このｎチャネル型ＭＯＳＦＥＴ２０４
のゲート電極及びソース電極は、それぞれアノード配線
パターン２０７ｂ、エミッタ配線パターン２０７ｃに対
して配線により電気的に接続されている。また、ｎチャ
ネル型ＭＯＳＦＥＴ２０４のソース電極は抵抗２０３を
介してアノード配線パターン２０７ｂに対して配線によ
り電気的に接続されている さらに、半導体基板２０１の保護用ダイオード１０２の
カソード電極（図２３の２２２に相当。）及びアノード
電極（図２３の２２１に相当。）は、それぞれボンディ
ングワイヤー２０９ａ、２０９ｂによりそれぞれゲート
配線パターン２０７ａ、アノード配線パターン２０７ｂ
に電気的に接続されている。また、半導体基板２０１の
パワー素子１０１のエミッタ電極（図２３の２１６に相
当。）及びゲート電極（図２３の２１５に相当。）は、
それぞれボンディングワイヤー２０９ｃ、２０９ｄによ
りそれぞれエミッタ配線パターン２０７ｃ、ゲート配線
パターン２０７ａに電気的に接続されている。なお、半
導体基板２０１の裏面にはパワー素子１０１のコレクタ
電極２０７ｄが設けられている。
【０１２８】また一方、図２３に示すように、半導体基
板２０１にはｎ- 型の半導体層２１１が設けられ、その
表面にはｐ型領域（ｐ型のベース領域）２１２及びリン
グ状のｐ型領域（アノード領域）２１９が選択的に形成
されており、このアノード領域２１９の外側にはｐ- 型
のリサーフ層（終端領域）２２３が形成されている。ｐ
型のベース領域２１２にはパワー素子１０１としてＩＧ
ＢＴが設けられ、アノード領域２１９には保護用ダイオ
ード１０２がそれぞれ設けられている。
【０１２９】即ち、ｐ型のベース領域２１２にはその表
面にｎ+ 型のソース領域（エミッタ領域、カソード領
域）２１３が例えばリング状に選択的に形成されてお
り、ソース領域２１３とｎ- 型の半導体層２１１間のｐ
型のベース領域２１２の表面にはゲート絶縁膜２１４を
介してゲート電極２１５が設けられている。ソース電極
（エミッタ電極、カソード電極）２１６は、ソース領域
２１３及びｐ型のベース領域２１２に跨るように設けら
れている。また、半導体基板２０１の裏面にはｐ+型の
ドレイン領域（アノード領域）２１７が形成されてお
り、このドレイン領域２１７にはドレイン電極（アノー
ド電極）２１８が設けられている。
【０１３０】また、アノード領域２１９にはその表面に
ｎ+ 型のカソード領域２２０が選択的に形成されてお
り、アノード領域２１９及びカソード領域２２０にはそ
れぞれアノード電極２２１、カソード電極２２２が設け
られている。
【０１３１】さらに、パワー素子１０１のゲート電極２
１５には保護用ダイオード１０２のカソード電極２２２
が接続され、これらのゲート電極２１５及びカソード電
極２２２は上述したように電極端子Ｇを介してゲート配
線パターン２０７ａと接続されている。保護用ダイオー
ド１０２のアノード電極２２１及びパワー素子１０１の
ソース電極（エミッタ電極、カソード電極）２１６は、
それぞれ電極端子Ａ、電極端子Ｋ（Ｅ）を介して上述の
如くそれぞれアノード配線パターン２０７ｂ、エミッタ
配線パターン２０７ｃと接続されている。
【０１３２】このように、保護用ダイオード１０２を半
導体基板２０１に設け、かつｎチャネル型ＭＯＳＦＥＴ
２０４をチップフレーム２０８の上面に設けることによ
り、パワー素子１０１の素子温度を正確に検知すること
ができ、パワー素子１０１に対する正確かつ迅速なフィ
ードバックによりパワー素子１０１を確実に保護するこ
とが可能であるとともに、素子温度の検知に影響を与え
ることなく、かつパワー素子１０１の有効面積を減少さ
せないで、装置全体のコンパクト化を図ることが可能で
ある。
【０１３３】なお、本発明は上記した第６乃至第９の実
施形態に限定されることはない。例えば、上記実施形態
においては高耐圧の半導体装置としてｎチャネル型のＩ
ＧＢＴを例に挙げて説明したが、これに限らず、例えば
ｐチャネル型のＩＧＢＴについても本発明を適用するこ
とが可能である。
【０１３４】この場合には、ｐチャネル型ＩＧＢＴのゲ
ート電極に対して保護用ダイオードのアノード電極及び
ｐチャネル型ＭＯＳＦＥＴのドレイン電極が接続され、
当該ｐチャネル型ＭＯＳＦＥＴのソース電極はｐチャネ
ル型ＩＧＢＴのエミッタ電極に対して接続される。ま
た、保護用ダイオードのカソード電極は直列接続された
抵抗を介してｐチャネル型ＭＯＳＦＥＴのエミッタ電極
に接続され、当該カソード電極はｐチャネル型ＭＯＳＦ
ＥＴのゲート電極にも接続される。
【０１３５】また、第１乃至第５の実施形態と第６乃至
第９の実施形態とを適宜組み合わせて実施することも可
能である。その他、本発明の趣旨を逸脱しない範囲で種
々変形して実施することが可能である。
【０１３６】
【発明の効果】以上説明したように、本発明によれば、
半導体チップにフレームを設けることにより製造歩留ま
り及び信頼性の高い半導体装置及び半導体モジュールを
提供することができる。さらに、フレーム上に配線パタ
ーン等を形成することによりモジュールの小型化や低イ
ンダクタンス化が可能な半導体モジュールを提供するこ
とができる。また、本発明によれば、素子温度の急上昇
等に対応し素子を破壊から保護することが可能な半導体
装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る第１の実施形態における半導体
装置の構造を示す断面図。
【図２】 本発明に係る第１の実施形態における半導体
モジュールの構造を示す平面図。
【図３】 図２に示す半導体モジュールの線分Ａ−Ａ´
における断面を示す断面図。
【図４】 本発明に係る第１の実施形態における半導体
装置の構造の変形例を示す断面図。
【図５】 本発明に係る第２の実施形態における半導体
装置の構造を示す斜視図。
【図６】 本発明に係る第２の実施形態における半導体
モジュールの構造を示す平面図。
【図７】 本発明に係る第３の実施形態における半導体
モジュールの構造を示す平面図。
【図８】 本発明に係る第４の実施形態における半導体
モジュールの構造を示す平面図。
【図９】 本発明に係る第５の実施形態における半導体
モジュールの構造を示す平面図。
【図１０】 本発明の半導体装置に係る第６の実施形態
を示す回路図。
【図１１】 本発明の半導体装置における素子保護動作
の原理を説明するための保護用ダイオードの逆方向電流
−電圧特性を示す特性図。
【図１２】 本発明の半導体装置に係る第６の実施形態
における素子構造を示す断面図。
【図１３】 本発明の半導体装置に係る第７の実施形態
を示す回路図。
【図１４】 本発明の半導体装置に係る第７の実施形態
における素子構造を示す断面図。
【図１５】 本発明の半導体装置に係る第７の実施形態
における素子構造の変形例を示す断面図。
【図１６】 本発明の半導体装置に係る第７の実施形態
における素子構造の他の変形例を示す断面図。
【図１７】 本発明の半導体装置に係る第８の実施形態
を示す回路図。
【図１８】 本発明の半導体装置に係る第８の実施形態
における素子構造を示す断面図。
【図１９】 本発明の半導体装置に係る第８の実施形態
における素子構造の変形例を示す断面図。
【図２０】 本発明の半導体装置に係る第８の実施形態
における素子構造の他の変形例を示す断面図。
【図２１】 本発明の半導体装置に係る第９の実施形態
を示す回路図。
【図２２】 本発明の半導体装置に係る第９の実施形態
における構造を示す斜視図。
【図２３】 本発明の半導体装置に係る第９の実施形態
における素子構造を示す断面図。
【図２４】 温度検知回路の素子構造を示す断面図。
【図２５】 ダイオードのオン電流−電圧特性を示す特
性図。
【図２６】 従来の高耐圧半導体装置のチップ終端部構
造を示す断面図。
【図２７】 従来の半導体モジュールの構造を示す平面
図及び断面図。
【符号の説明】
１…ｎ- 型基板（ｎ- 型ベース層） ２…ｎ型バッファ層 ３…ｐ+ 型コレクタ層 ４…ｐ型ベース層 ５…ｎ+ 型ソース層 ６…コレクタ電極 ７…エミッタ電極 ８…ゲート電極 ９ａ…ゲート絶縁膜 ９ｂ…絶縁膜 ９ｂ´…パッシベーション膜 １０…電極 １１…ｎ+ 型ストッパ層 ２０…モジュール基板 ２１、２１´…コレクタ配線パターン ２２、２２´…エミッタ配線パターン ２３、２３´、２３ａ´…ゲート配線パターン ２３ｂ´…ゲート抵抗 ２４ａ、２４ｂ、２４ｃ…エミッタボンディングワイヤ
ー ２４ｄ…アノードボンディングワイヤー ２５ａ、２５ｂ、２５ｃ、２５ｂ´…ゲートボンディン
グワイヤー ２６ａ、２６ｂ、２６ｃ、２６ｄ…コレクタ電極引き出
し部 ２７ａ、２７ｂ、２７ｃ…エミッタ電極引き出し部 ２８ａ、２８ｂ、２８ｃ…ゲート電極引き出し部 ３０…半導体チップ（ＩＧＢＴ） ３０´…半導体チップ（ＦＲＤ） ３１、３３…チップフレーム ３２…接着層 １０１…主スイッチング素子 １０２…保護用ダイオード １０３…保護用抵抗 １０４…保護用ＭＯＳＦＥＴ １０５…保護用トランジスタ １０６…保護用サイリスタ １１１…ｎ- 型基板層 １１２…ｐ型アノード層 １１３…ｎ+ 型カソード層 １１４…ｐ型ウエル層 １１５…ｎ+ 型ドレイン層 １１６…ｎ+ 型ソース層 １１７…アノード電極 １１８…カソード電極 １１９…ドレイン電極 １２０…ゲート電極 １２１…ゲート絶縁膜 １２２…ソース電極 １２３…ｎ+ 型コレクタ層 １２４…ｐ型ベース層 １２５…ｎ+ 型エミッタ層 １２６…コレクタ電極 １２７…ベース電極 １２８…エミッタ電極 １２９…ｐ型ベース電極 １３０…ｎ型エミッタ（カソード）層 １３１…ｎ型ベース層 １３２…ｐ型エミッタ（アノード）層 １３３…カソード電極 １３４…アノード電極 １３５…ベース電極 ２１９…ｐ型リング層 ２２３…ｐ- 型リサーフ層

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に設けられた高耐圧半導体素
    子及び接合終端領域と、該接合終端領域を覆って前記半
    導体基板の外周部に設けられた絶縁性フレームとを具備
    することを特徴とする半導体装置。
  2. 【請求項２】 半導体基板に設けられた高耐圧半導体素
    子及び接合終端領域と、該接合終端領域及び前記半導体
    基板の外周端部を覆って設けられた絶縁性フレームとを
    具備することを特徴とする半導体装置。
  3. 【請求項３】 前記半導体基板と前記絶縁性フレームと
    の間には前記半導体基板の表面を覆って絶縁性若しくは
    半絶縁性の第１の膜が形成されており、この第１の膜に
    は開口部が設けられて、該開口部底部から前記第１の膜
    上にかけて前記高耐圧半導体素子の電極及び前記接合終
    端領域の電極が形成されていることを特徴とする請求項
    １又は２記載の半導体装置。
  4. 【請求項４】 前記第１の膜と前記絶縁性フレームとの
    間には絶縁性の第２の膜が形成されていることを特徴と
    する請求項３記載の半導体装置。
  5. 【請求項５】 前記第２の膜は前記半導体基板の外周端
    部を覆って形成されていることを特徴とする請求項４記
    載の半導体装置。
  6. 【請求項６】 前記第２の膜は、前記第１の膜、前記高
    耐圧半導体素子の電極、及び前記接合終端領域の電極を
    覆って形成されており、その上面が平坦に形成されてい
    ることを特徴とする請求項４又は５記載の半導体装置。
  7. 【請求項７】 前記絶縁性フレームは樹脂からなること
    を特徴とする請求項１乃至６記載の半導体装置。
  8. 【請求項８】 前記樹脂はシリコーン、ポリエーテルイ
    ミドから選ばれる樹脂であることを特徴とする請求項７
    記載の半導体装置。
  9. 【請求項９】 配線基板と、この配線基板上に設けられ
    た半導体装置とを備え、該半導体装置は、半導体基板に
    設けられた高耐圧半導体素子及び接合終端領域と、該接
    合終端領域を覆って前記半導体基板の外周部に設けられ
    た絶縁性フレームとを具備し、前記高耐圧半導体素子の
    電極と前記配線基板の電極とは前記絶縁性フレーム上を
    経て電気的に接続されていることを特徴とする半導体モ
    ジュール。
  10. 【請求項１０】 配線基板と、この配線基板上に配列し
    て設けられた複数の半導体装置とを備え、該複数の半導
    体装置のそれぞれは、半導体基板に設けられた高耐圧半
    導体素子及び接合終端領域と、該接合終端領域を覆って
    前記半導体基板の外周部に設けられた絶縁性フレームと
    を具備し、前記高耐圧半導体素子の電極と前記配線基板
    の電極とは前記絶縁性フレーム上を経て電気的に接続さ
    れていることを特徴とする半導体モジュール。
  11. 【請求項１１】 前記高耐圧半導体素子の電極と前記配
    線基板の電極とは、ボンディングワイヤーにより電気的
    に接続されていることを特徴とする請求項９又は１０記
    載の半導体モジュール。
  12. 【請求項１２】 前記絶縁性フレーム上には導電膜が設
    けられ、該導電膜を介して前記高耐圧半導体素子の電極
    と前記配線基板の電極とは電気的に接続されていること
    を特徴とする請求項９乃至１１記載の半導体モジュー
    ル。
  13. 【請求項１３】 前記複数の半導体装置のうち隣接する
    半導体装置には、それぞれの絶縁性フレーム上に設けら
    れた導電膜を電気的に接続する導電板が該導電膜に接し
    て設けられていることを特徴とする請求項１２記載の半
    導体モジュール。
  14. 【請求項１４】 前記高耐圧半導体素子の電極と前記導
    電膜とは、ボンディングワイヤーにより電気的に接続さ
    れていることを特徴とする請求項１３記載の半導体モジ
    ュール。
  15. 【請求項１５】 前記高耐圧半導体素子の電極は、導電
    性のピン若しくはブロック部材により前記絶縁性フレー
    ム上面の位置まで引き出され、前記複数の半導体装置の
    うち隣接する半導体装置の間で、前記絶縁性フレーム上
    に設けられた導電板を介してお互いに電気的に接続され
    ることを特徴とする請求項１０記載の半導体モジュー
    ル。
  16. 【請求項１６】 前記半導体基板と前記絶縁性フレーム
    との間には前記半導体基板の表面を覆って絶縁性若しく
    は半絶縁性の第１の膜が形成されており、この第１の膜
    には開口部が設けられて、該開口部底部から前記第１の
    膜上にかけて前記高耐圧半導体素子の電極及び前記接合
    終端領域の電極が形成されていることを特徴とする請求
    項９乃至１０記載の半導体モジュール。
  17. 【請求項１７】 前記第１の膜と前記絶縁性フレームと
    の間には絶縁性の第２の膜が形成されていることを特徴
    とする請求項１６記載の半導体モジュール。
  18. 【請求項１８】 前記第２の膜は前記半導体基板の外周
    端部を覆って形成されていることを特徴とする請求項１
    ７記載の半導体モジュール。
  19. 【請求項１９】 前記第２の膜は、前記第１の膜、前記
    高耐圧半導体素子の電極、及び前記接合終端領域の電極
    を覆って形成されており、その上面が平坦に形成されて
    いることを特徴とする請求項１７又は１８記載の半導体
    モジュール。
  20. 【請求項２０】 前記絶縁性フレームは樹脂からなるこ
    とを特徴とする請求項９乃至１９記載の半導体モジュー
    ル。
  21. 【請求項２１】 前記樹脂はシリコーン、ポリエーテル
    イミドから選ばれる樹脂であることを特徴とする請求項
    ２０記載の半導体モジュール。
  22. 【請求項２２】 半導体基板に設けられ、高電圧側主電
    極、低電圧側主電極、及びゲート電極を備えた主スイッ
    チング素子と、該主スイッチング素子の前記ゲート電極
    と前記高電圧側主電極若しくは低電圧側主電極との間
    に、前記主スイッチング素子がオン状態の場合に逆電圧
    が印加される方向に挿入されたダイオードと、前記主ス
    イッチング素子の前記ゲート電極と前記高電圧側主電極
    若しくは低電圧側主電極との間に挿入された制御スイッ
    チング素子とを具備し、前記主スイッチング素子がオン
    状態にあり、素子温度が上昇した場合に、前記ダイオー
    ドを流れる逆方向のリーク電流の増加を検知して、該リ
    ーク電流により前記制御スイッチング素子をオン状態と
    することを特徴とする半導体装置。
  23. 【請求項２３】 半導体基板に設けられ、高電圧側主電
    極、低電圧側主電極、及び第１のゲート電極を備えた主
    スイッチング素子と、該主スイッチング素子の前記低電
    圧側主電極に抵抗を介してアノード電極が接続され、前
    記第１のゲート電極にカソード電極が接続されたダイオ
    ードと、ソース電極、ドレイン電極、及び第２のゲート
    電極を有し、前記ダイオードのアノード電極に前記第２
    のゲート電極が接続され、前記主スイッチング素子の低
    電圧側主電極に前記ソース電極が接続され、前記第１の
    ゲート電極に前記ドレイン電極が接続された電界効果ト
    ランジスタとを具備することを特徴とする半導体装置。
  24. 【請求項２４】 半導体基板に設けられ、高電圧側主電
    極、低電圧側主電極、及び第１のゲート電極を備えた主
    スイッチング素子と、該主スイッチング素子の前記第１
    のゲート電極にカソード電極が接続されたダイオード
    と、エミッタ電極、コレクタ電極、及びベース電極を有
    し、前記ダイオードのアノード電極に前記ベース電極が
    接続され、前記主スイッチング素子の低電圧側主電極に
    前記エミッタ電極が接続され、前記第１のゲート電極に
    前記コレクタ電極が接続されたバイポーラトランジスタ
    とを具備することを特徴とする半導体装置。
  25. 【請求項２５】 半導体基板に設けられ、高電圧側主電
    極、低電圧側主電極、及び第１のゲート電極を備えた主
    スイッチング素子と、アノード電極、ベース電極、カソ
    ード電極を有し、前記主スイッチング素子の前記第１の
    ゲート電極に前記アノード電極が接続され、前記主スイ
    ッチング素子の低電圧側主電極に前記カソード電極が接
    続されたサイリスタと、該サイリスタのベース電極にア
    ノード電極が接続され、前記主スイッチング素子の第１
    のゲート電極にカソード電極が接続されたダイオードと
    を具備することを特徴とする半導体装置。
  26. 【請求項２６】 前記主スイッチング素子と前記ダイオ
    ードとは同一半導体基板に設けられていることを特徴と
    する請求項２２乃至２５記載の半導体装置。
  27. 【請求項２７】 前記制御スイッチング素子は前記半導
    体基板外に設けられることを特徴とする請求項２２記載
    の半導体装置。
  28. 【請求項２８】 前記半導体基板に対して圧接パッケー
    ジが取り付けられ、前記制御スイッチング素子は前記圧
    接パッケージに設けられることを特徴とする請求項２７
    記載の半導体装置。
  29. 【請求項２９】 前記半導体装置は配線基板に載置さ
    れ、前記制御スイッチング素子は前記配線基板に設けら
    れることを特徴とする請求項２７記載の半導体装置。
  30. 【請求項３０】 半導体基板に設けられ、高電圧側主電
    極、低電圧側主電極、及びゲート電極を備えた主スイッ
    チング素子と、前記半導体基板に設けられ、前記主スイ
    ッチング素子の前記ゲート電極と前記高電圧側主電極若
    しくは低電圧側主電極との間に、前記主スイッチング素
    子がオン状態の場合に逆電圧が印加される方向に挿入さ
    れたダイオードと、前記半導体基板に設けられた接合終
    端領域と、該接合終端領域を覆って前記半導体基板の外
    周部に設けられた絶縁性フレームと、該絶縁性フレーム
    上に設けられ、前記主スイッチング素子の前記ゲート電
    極と前記高電圧側主電極若しくは低電圧側主電極との間
    に挿入された制御スイッチング素子とを具備し、前記主
    スイッチング素子がオン状態にあり、素子温度が上昇し
    た場合に、前記ダイオードを流れる逆方向のリーク電流
    の増加を検知して、該リーク電流により前記制御スイッ
    チング素子をオン状態とすることを特徴とする半導体装
    置。
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