JPH1027853A - レベルシフト操作を有し、金属クロスオーバを有しない高電圧電力用集積回路 - Google Patents

レベルシフト操作を有し、金属クロスオーバを有しない高電圧電力用集積回路

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JPH1027853A
JPH1027853A JP9026675A JP2667597A JPH1027853A JP H1027853 A JPH1027853 A JP H1027853A JP 9026675 A JP9026675 A JP 9026675A JP 2667597 A JP2667597 A JP 2667597A JP H1027853 A JPH1027853 A JP H1027853A
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Abstract

(57)【要約】 （修正有） 【課題】従来は浮遊基準回路へ信号を送信するレベルシ
フトアップＭＯＳＦＥＴが回路の浮遊ウェルの外側にあ
り、接続のための金属がその周縁部の上にクロスオーバ
していて、高電圧の絶縁に処理上の問題があった。 【解決手段】レベルシフトアップＭＯＳＦＥＴを、浮遊
ウェルの内側、そのリサーフ領域の隙間に設けるように
する。Ｐ−型リサーフェス領域３０を挟んでＮチャンネ
ルのレベルシフトアップＭＯＳＦＥＴのソース１３、本
体領域１２，１６、ゲート１４、ドレインのＮ＋型拡散
部４４などが配置され、ドレイン端子の金属被覆４２は
フィールド酸化膜５１上に位置するレベルシフト抵抗５
０を介して高電圧用金属部材５３と接続される。Ｐ型拡
散領域６０は寄生抵抗Ｒｅｐｉの影響を最小限に抑え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レベルシフト操作
を有し金属クロスオーバなしの高圧電力用集積回路に関
する。
【０００２】
【従来の技術】従来、レベルシフトされた信号出力を発
生するための手段を有する高圧電力用集積回路はよく知
られている。このような集積回路においては、比較的低
電圧において存在する複数のコネクタまたは半導体領域
とクロスオーバする別の高電圧用コネクタを有すること
がしばしば必要であった。このことは高電位領域間にお
いて厚い誘電体が必要となり、処理上の問題があった。
本発明は、レベルシフトアップまたはレベルシフトダウ
ン構成用のクロスオーバコネクタ（またはコネクタ）を
なくすための新規な構成を提供する。
【０００３】レベルシフトアップ回路にクロスオーバの
問題点がある従来の典型的な装置として、インターナシ
ョナルレクチファコーポレーション（International Re
ctifier Corporation）により販売されているＩＲ２１
１０電力用集積回路がある。このＩＲ２１１０電力用集
積回路では、クロスオーバの問題がレベルシフトダウン
回路においても同様に存在する。
【０００４】図１は、従来のＩＲ２１１０装置を形成す
るダイにおけるレベルシフトアップ回路の概略図であ
る。同図において、接地参照制御回路１と、共通ダイの
浮遊ウェルに含まれる浮遊基準回路２と、一対の高電圧
レベルシフトアップＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ３
の出力部から延びて浮遊基準回路２に接続する２個の高
電圧用金属クロスオーバコネクタ４と、浮遊基準回路２
の周囲を囲み、回路２を接地参照制御回路１から絶縁す
る周縁部５が概略図示されている。これらの回路はすべ
て共通のシリコンダイまたはチップに集積されている。
周縁部５は勿論ブロッキング接合部（不図示）を有す
る。したがって、２個のコネクタ４は周縁部５において
交差しなければならず、またブロッキング接合部から絶
縁しなければならない。例えば、厚さ１.５ミクロンの
誘電体が、ほぼ定格電圧が５００ないし６００ボルトで
の製作に対して必要となるであろう。
【０００５】図２に示すような従来の回路構成では、レ
ベルシフトダウン回路でも同様の問題点があった。レベ
ルシフトＭＯＳＦＥＴ３は、図１では回路２の外側に形
成されているのに対して、図２では浮遊基準回路２の内
側のシリコン内に形成されていることに留意されるであ
ろう。しかし、コネクタ４は、図１に示すように、周縁
部５と交差し、周縁部５を介して高電圧から絶縁しなけ
ればならない。
【０００６】
【発明が解決しようとする課題】即ち、図１の構成で
は、チップへの入力はダイの接地参照制御回路１側で受
信される。入力信号は処理された後レベルシフトアップ
ＭＯＳＦＥＴ３を介して浮遊基準回路２側に送信され
る。高電圧用クロスオーバコネクタ４は、高電圧信号
を、レベルシフトＭＯＳＦＥＴ３のドレインから絶縁分
離された浮遊ウェル２へ取り込む必要がある。コネクタ
４は低電圧用シリコンと交差するので、コネクタ４とシ
リコン間の誘電体材料は、接地参照回路１と浮遊基準回
路２間の全定格オフセット電圧に耐えるのに充分な厚さ
が必要である。したがって、ＩＲ２１１０またはＩＲ２
１２０部品などの製作では、５００ボルトの定格用に充
分な歩留りを確保するために、誘電体の厚さはほぼ１.
５ミクロンに設定されている。１２００ボルトの定格電
圧用としては３ミクロンもの厚さの誘電体層が必要とな
る。このため多くの処理上の問題があり、また制御が非
常に困難となる。図２に示す構成においても同じ問題点
があった。
【０００７】本発明は、上記課題を軽減または防止でき
るレバーシフト操作を有し金属クロスオーバなしの高圧
電力用集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、上記目
的を達成するために、レベルシフトＭＯＳＦＥＴは高電
圧用周縁部に内蔵される。この構成により、クロスオー
バ導体と厚い絶縁層を設ける必要性は解消される。
【０００９】本発明によれば、従来必要であった高電圧
用クロスオーバを解消するために、レベルシフトＭＯＳ
ＦＥＴは高電圧周縁領域内に設けられている。このよう
にして、クロスオーバ導体と厚い絶縁層の必要性を解消
している。
【００１０】本発明によれば、レベルシフト装置は、各
々半導体材料の共通基板上に形成された浮遊電圧回路
と、相対的に低い電圧回路とを電気的に接続している。
半導体材料の軽くドープ処理された層は上記基板の上面
に載置され、第１の導電型である。第１の導電型と反対
の第２の導電型材料のベース領域は、上記半導体層の上
表面部の所定の深さまで延在している。
【００１１】第１の導電型のソース領域は、上記ベース
領域内に形成され、該ソース領域と上記半導体材料層と
の間に表面チャンネル領域を形成している。ソース電極
はソース領域に接続され、また上記低電圧回路に電気的
に接続されている。ゲート絶縁層は上記チャンネル領域
の上部に載置され、導電層が上記ゲート絶縁層の上方に
載置されている。
【００１２】第１の導電型のドレイン接触拡散領域は上
記上部表面に形成され、上記ベース領域から横方向に離
間している。ドレイン電極は上記ドレイン接触拡散領域
に接続している。第１導電型の拡散領域が更に、上記半
導体材料層の上部表面内に形成され、上記ドレイン領域
から横方向に離間し、更にベース領域からも離間してい
る。
【００１３】ベース領域と上記更なる拡散領域との間に
位置する上記半導体材料の部分は導電体領域を形成す
る。上記ドレイン領域と上記更なる拡散領域との間に位
置する半導体材料層の上部表面の上部に絶縁層が形成さ
れる。
【００１４】接触電極が上記更なる拡散領域の上部に形
成され、上記浮遊電圧回路に電気的に接続されている。
上記ドレイン電極と上記接触電極との間の絶縁層の上部
に導電性抵抗層が配置し、上記半導体材料層の導電体領
域と電気的に並列配置の抵抗素子を形成する。上記導電
体領域の抵抗値は上記導電性抵抗層の抵抗値よりも大き
い。
【００１５】上記絶縁層の真下に位置し、上記半導体材
料層の上部表面内の所定の深さまで第２の導電型の拡散
領域を形成して、上記導電体領域を削減することもでき
る。また別の第２導電型本体領域を半導体材料層の上部
表面内に形成し、上記本体領域とドレイン接触拡散領域
との間に載置することもできる。
【００１６】更なる金属部材をこの追加した本体領域の
少なくとも一部の上部に設けることができ、また上記ソ
ース電極と電気的に接続することができる。第２導電型
のリサーフ領域を半導体材料層の上部表面内に形成し、
上記追加の本体領域と接触して、上記第２の本体領域と
ドレイン領域間に配置することができる。
【００１７】ソース接触領域は更に本体領域の一部と接
触可能である。強くドープ処理された第２導電型のベー
ス領域は半導体材料層内に形成し、基板中に延在し、装
置を電気的に絶縁分離することもできる。
【００１８】本発明の他の態様によれば、集積回路は浮
遊電圧回路と、相対的に低い電圧回路と、上記浮遊電圧
回路と低電圧回路を有する共通基板に形成されたレベル
シフト装置とを有している。
【００１９】本発明の更に別の態様によれば、高電圧Ｍ
ＯＳＦＥＴ装置は、上記ＭＯＳＦＥＴ装置を有する共通
基板内に形成された浮遊電圧回路と相対的低電圧回路と
を電気的に接続する。第１導電型の半導体材料層が基板
上に配置され、軽くドープ処理され、上部表面を有す
る。上記第１の導電型と反対の第２導電型のソース拡散
領域が上記半導体材料層の上部表面内に形成される。ソ
ース電極はソース領域に接続される。ゲート絶縁層が上
記ソース拡散領域に隣接する半導体材料層の上部表面の
一部の上部に載置され、また導電性ゲート層が上記ゲー
ト絶縁層の上部に載置される。
【００２０】第２導電型のドレイン領域が半導体材料層
の上部表面内に形成され、上記ソース拡散領域から横方
向に離間されている。ドレイン電極がドレイン拡散部の
上部に配置される。第２導電型のシンカ領域が半導体材
料層の上部表面から延在し、上記ドレイン領域から横方
向に離間し、更にソース拡散部から離間している。
【００２１】接地電極がシンカ領域に接続される。絶縁
層が、上記ドレイン電極と接地電極間の半導体材料層の
上部表面の上部に載置される。導電性抵抗層が絶縁層の
上部に配置され、上記接地電極とドレイン電極間に接続
されている。ソース電極は浮遊電圧回路に電気的に接続
され、またドレイン電極は低電圧回路に電気的に接続さ
れている。
【００２２】第２導電型の分離絶縁拡散領域を上部表面
内に形成し、シンカ領域に接触させ、上記絶縁層の真下
に配置し、ドレイン領域から横方向に離間し、寄生抵抗
を減少させることも可能である。軽くドープ処理された
リサーフ領域をドレイン領域と接触して上部表面内に形
成し、ドレイン領域とソース拡散領域との間に配置する
こともできる。更に第１導電型の拡散領域を半導体材料
層の上部表面内に形成し、ソース拡散領域とソース電極
とを接触することもできる。また少なくとも１個の隙間
を上記シンカ拡散領域内に形成することも可能である。
【００２３】本発明の更に別の態様によれば、集積回路
は、基板内に設けられた浮遊電圧回路と、浮遊電圧回路
を実質その周囲を囲むリサーフ拡散領域と、基板内に設
けられた相対的低電圧回路と、基板内に設けられ上記高
電圧回路と低電圧回路間に電気的に接続された少なくと
も１個のレベルシフトＭＯＳＦＥＴ装置とを有する。Ｍ
ＯＳＦＥＴ装置はリサーフ領域内に設けられた隙間内に
形成されている。
【００２４】本発明の更に別の態様によれば、集積回路
は、基板内に形成された浮遊電圧回路と、上記高電圧回
路を含むリサーフ拡散領域と、基板内に形成された相対
的低電圧回路と、基板内に形成され上記高電圧回路と低
電圧回路間に電気的に接続された少なくとも１個のレベ
ルシフトＭＯＳＦＥＴ装置とを有する。上記リサーフ領
域は、少なくとも部分的にレベルシフトＭＯＳＦＥＴ装
置を含み、レベルシフトＭＯＳＦＥＴ装置と浮遊電圧装
置間に配置されている。
【００２５】更に別の導電性抵抗層を上記ドレイン電極
と接地電極間に接続し、導電性抵抗層と並列配置に設け
ることもできる。
【００２６】本発明の他の特徴及び利点は、添付の図面
を参照して以下の本発明の詳細な説明により明らかとな
るであろう。
【００２７】
【発明の実施の形態】以下、本発明の実施例を添付の図
面を参照して詳細に説明する。図３、図４、図６に示す
本発明の構成では、図１に示す従来のレベルシフトアッ
プ回路用のクロスオーバの必要性を解消している。本質
的には、本発明にかかる新規の設計は、レベルシフトＭ
ＯＳＦＥＴ３と高電圧用周縁部５とを結合した構成であ
る。このようにして、高電圧用クロスオーバコネクタを
設ける必要性が解消される。
【００２８】図３中の切断線４ー４における断面構成を
示す図４において、集積回路チップの微小な部分が示さ
れ、また（１０ないし２００オームｃｍの抵抗率を有す
ることが可能な）シリコンＰ型基盤１１とその上面に同
心円状のＮ-型エピタキシャル成長層１０が形成された
構成が例示されている。リング状Ｐ型本体領域１２と１
６はエピタキシャル層１０内に拡散形成され、ソースリ
ング１３は本体領域１２内に拡散形成されている。ポリ
シリコンゲート１４は従来のゲート酸化物の頭部に形成
され、酸化物キャップ１５（従来は低温酸化物）で被覆
され、ソース１３により形成された本体１２内のチャン
ネルを横断して伸長しＮチャンネルのＭＯＳＦＥＴ３を
形成している（図１、図６参照）。リング状拡散部１６
は装置の不均一性を増大させる。
【００２９】図４のＮ-型エピタキシャル層１０はまた
Ｐ-型リサーフェス領域３０を有する。低温酸化物３１
は、公知の空間電圧分割ポリシリコンプレート（不図
示）を有することが可能で、酸化物３１内に含めること
が可能である。このようなプレートは米国特許5,270,56
8に開示されている。
【００３０】Ｐ+型シンカ４０は、コモンシリコンチッ
プ１１内の別々の素子または集積回路ウェルを分離する
ために使用される。アルミニウムの金属ソース４１が接
続されてＭＯＳＦＥＴ３のソースを形成し、そのドレイ
ンは出力ドレイン端子４３を形成する金属被覆４２によ
り形成される。Ｐ型本体１６はまたソースの金属被覆部
４１に好適に接続した接続部４１ａを保持している。Ｎ
+型拡散部４４は、金属部材４２とＮ-エピタキシャル層
１０とを充分接続できるように設けられている。
【００３１】本発明の重要な特徴として、ポリシリコン
抵抗素子５０（ＲPOLYとも呼ばれる）は（適当な低温酸
化層で覆われた）フィールド酸化膜５１の頭部に配置さ
れ、その一端部は金属部材４２に接続され、その他端部
は高電圧用金属部材５３に接続されている。金属部材５
３はＮ+拡散層５４を介してシリコン層１０に接続され
ている。ただし、このポリシリコン抵抗５０の機能は他
の方法でも構成可能で、例えば、Ｎ-エピタキシャル層
１０内の拡散Ｐ領域でも構成可能であることに留意すべ
きである。
【００３２】酸化膜５１の下側には、拡散層４４と５４
間の最大搬送路の長さを増大させるためにＰ+型領域６
０が形成されている。即ち、Ｎ-型エピタキシャル層１
０内のＰ+領域６０の真下の経路の抵抗は抵抗値Ｒepiを
有する。拡散領域６０は、Ｐ-基板１１とＰ+領域６０と
の間のＮ-エピタキシャル層１０の利用可能な導体領域
を削減することにより、抵抗値Ｒepiを増大させる。抵
抗素子ＲPOLY５０により形成された付加抵抗は、エピタ
キシャル層における減少作用により、電圧ＨＶの値の関
数として変化する抵抗Ｒepiの可変性の効果を減少させ
るので、回路をさらに予測可能に動作させる。
【００３３】抵抗素子ＲPOLY５０と抵抗値Ｒepiとの回
路構成の関係を図６に示す。より高い電圧では、減少領
域は更にエピタキシャル層内に伸長し、有効抵抗値Ｒ
epiを格段に増大させる。レベルシフト抵抗の値が高け
れば高いほど誤動作関連比率ｄｖ／ｄｔに対して回路を
より高感度にする。典型的には、抵抗ＲPOLY５０の値は
約１,０００オームであり、抵抗値Ｒepiはゼロバイアス
での値３,０００オームから高電圧での高有効抵抗値ま
で変化する。
【００３４】図５は図３の周縁部５を示し、エピタキシ
ャル層１０内に形成された一対のＰ+型シンカ７０と７
１により構成される。接地された金属層７２と７３はそ
れぞれシンカ７０と７１の頭部に形成され、Ｎ+拡散層
７７の頭部には金属ストライプ７６が配置される。高電
圧用金属部材は上記周縁部を横切って新調していないこ
とに留意すべきである。リサーフェス領域７４と７５も
また設けることができる。
【００３５】図３ないし図６のレベルシフトＭＯＳＦＥ
Ｔのリング状Ｐ型本体領域は、レベルシフト回路以上の
ものが同じ浮遊回路に接続されたときに発生するクロス
トークを最小限に抑制する。このクロストークは同じエ
ピタキシャル島領域に複数のドレイン端子が存在するこ
とにより発生し、その結果、上記ドレインが互いにエピ
タキシャル層の寄生抵抗を介して接続されることにな
る。このようなクロストークは、従来のレベルシフト回
路構成、例えば図２に示すような各レベルシフトＭＯＳ
ＦＥＴのドレインが分離したエピタキシャル層の島領域
に配置され、互いに絶縁分離された回路構成では、発生
しない。
【００３６】図３ないし図６のレベルシフトＭＯＳＦＥ
Ｔ間の寄生抵抗を図１４に示し、寄生抵抗９４はＭＯＳ
ＦＥＴ９０と９２のそれぞれのドレイン間に形成されて
いる。上記寄生抵抗９４はＭＯＳＦＥＴ９０が起動され
るときは常に抵抗９６を流れる電流を発生し、ＭＯＳＦ
ＥＴ９２が起動されない場合でさえ出力端子２に接続さ
れた浮遊回路内に疑似トリガを発生する。同様に、ＭＯ
ＳＦＥＴ９２が起動されるときに、抵抗９８を電流が流
れることができる。
【００３７】発生するクロストークの量は、ＭＯＳＦＥ
Ｔ９０が起動されるときは抵抗９６と９４との相対値に
より決まり、ＭＯＳＦＥＴ９２が起動されるときは抵抗
９８と９４との相対値により決まる。従って、抵抗９４
の抵抗値は、クロストークを最小限に抑えるために、可
能な限り高くしなければならない。図３ないし図６に示
すレベルシフト回路構成では、抵抗９４の抵抗値を最大
にするＰ型本体領域１２と１６を形成することにより、
クロストーク発生の問題を最小限に抑制している。ま
た、クロストーク発生の問題は、図１５に示すように２
個のレベルシフトＭＯＳＦＥＴを物理的に分離すること
により最小限に抑えることができる。
【００３８】図３ないし図６に示す改良構成の顕著な特
徴は概略下記のとうりである。 １）レイアウトにより高電圧用金属クロスオーバがない
こと。 ２）抵抗Ｒepiと並列に（拡散またはポリシリコン）レ
ベルシフト抵抗５０を更に設けることにより、印加高電
圧のより広範囲にわたって回路のより安定した動作が得
られる。 ３）抵抗Ｒepiは本質的に寄生素子であるので、その影
響は、Ｎ+拡散領域４４と５４間の距離を最大にするこ
とにより、最小限に抑えられる。 ４）拡散領域４４と５４間に追加されたＰ型拡散領域６
０により抵抗Ｒepiの影響を最小限に抑える。 ５）同じ浮遊基準回路内のレベルシフトＭＯＳＦＥＴか
らのクロストークは、図３に示すようにリング状Ｐ型本
体領域を設けることにより、またはレベルシフト回路を
互いに分離することにより、最小限に抑えられる。
【００３９】次に、図７に示す構成では、図２と同様の
概略図が示されているが、領域５のＰ型リサーフェス拡
散部は、例えば各々５ミクロンの小さな隙間２０１、２
０２、２０３で中断されている。次にシリコンチップは
図８に示すように拡散され、図７に示す横方向の高電圧
用ＰＭＯＳＦＥＴ３のソース、ゲートおよびドレイン領
域を形成する。ここで、図８で使用の参照番号で図５と
同じ参照番号は同じ構成要素を示す。
【００４０】図８において、Ｐ+領域２０９はシンカ４
０から伸長しＬＴＯ層２１０の下側に配置されているこ
とに留意されるであろう。Ｐ+ドレイン拡散領域２１１
の上部にドレイン接続部２１２が形成され、またＰ-リ
サーフェス拡散部２１３が領域２１１から伸長するよう
に形成されている。ソース接触部２１４はＰ+拡散部２
２０及びＮ+接触拡散部２２１と接触している。ポリシ
リコンゲート２２２は、Ｐ-型リサーフェス領域２１３
とＰ+領域２２０との間で露出したＮ-エピタキシャル層
の表面上に配置されている。ＬＴＯ領域２２３と２２４
は交差し図示のように上部表面を遮蔽している。ポリシ
リコン抵抗素子２２５を介して接地接触部２２６とドレ
イン接触部２１２とが接続されている。
【００４１】このようにして構成された装置は、図９に
示す回路を有する高電圧用ＰＭＯＳＦＥＴダウンシフト
回路である。特に、ここでは図２に示す高電圧用クロス
オーバ４が削減されている。また、Ｐ+ドレイン２１１
と絶縁分離拡散領域２０９とを分離することにより、寄
生抵抗（図１２のＲRSF）が削除される。この間隔は高
電圧で容易に削減されることに留意すべきである。
【００４２】図１０は、図３に示すようなレベルシフト
ＭＯＳＦＥＴの領域での長さを増すためにループ状に形
成された周縁部領域の他の実施例を示す。このループ状
の構成は、また、図１４に示す寄生抵抗ＲCPを最大にす
ることにより、図１０の２個のＭＯＳＦＥＴドレイン２
４０ａと２４０ｃのドレイン間に発生するクロストーク
を格段に減少させる。
【００４３】このように、２個のループ形状２４０と２
４１が図１０では設けられている。これらの領域のＭＯ
ＳＦＥＴがソース領域２２０を含む領域２４０用に図１
１に示されている。図１１において、図８の構成要素と
同一の要素に対しては同一の番号で示す。図１１におい
て、Ｐ-領域２５０は伸長してドレイン領域２１１と接
触することに留意されたい。ループ２４０と２４１は領
域２５０の寄生抵抗の有効抵抗値を可能な限り高くし、
図１２に示すように、ポリシリコン抵抗２２５の抵抗値
を優性抵抗とする。
【００４４】図１３は、図７及び図８の装置にたいして
１個のダウンレベルシフトＭＯＳＦＥＴを有する本発明
の構成を示す。ここでは、２個の隙間３００と３０１を
設けることにより高電圧用ＰＭＯＳＦＥＴ３０２が形成
される。隙間３００と３０１の幅は好ましくは典型的に
はそれぞれ５ミクロンであり、自己分離するのに十分小
さくされている。それと同様の高電圧用ダイオードが図
５に示され、また切断線８ー８におけるＰＭＯＳＦＥＴ
の断面図が図８に示されている。図１３における他の参
照番号は図７及び図８の構成要素と同一の部材に対して
は同一の番号で示されている。抗とする。
【００４５】本発明は特定の実施例に関して記載されて
いるが、他の変形または他の使用方法もまた当業者に容
易に理解されるであろう。従って、本発明は明細書の開
示に限定されるべきでなく、クレームに記載の範囲によ
るべきである。
【００４６】
【発明の効果】本発明の改良構成によれば、高電圧用金
属クロスオーバがなく、抵抗Ｒepiと並列に（拡散また
はポリシリコン）レベルシフト抵抗５０を更に設けるこ
とにより、印加高電圧のより広範囲にわたって回路のよ
り安定した動作が得られる。また、抵抗Ｒepiは本質的
に寄生素子であるので、その影響は、Ｎ+拡散領域４４
と５４間の距離を最大にすることにより、最小限に抑え
られる。さらに、拡散領域４４と５４間に追加されたＰ
型拡散領域６０により抵抗Ｒepiの影響を最小限に抑え
るとともに、同じ浮遊基準回路内のレベルシフトＭＯＳ
ＦＥＴからのクロストークは、リング状Ｐ型本体領域を
設けることにより、またはレベルシフト回路を互いに分
離することにより、最小限に抑えられる。
【図面の簡単な説明】
【図１】 従来のレベルシフトアップ回路の概略図。
【図２】 従来のレベルシフトダウン回路の概略図。
【図３】 図１のレベルシフトアップ回路構成に本発明
の特徴を導入した概略図。
【図４】 図３の構成で使用したダイの線４ー４におけ
る切断面図。
【図５】 図３の構成で線５ー５における切断面図。
【図６】 図３および図４に示す構成の概略図。
【図７】 レベルシフトダウン回路構成に本発明の特徴
を導入した概略図。
【図８】 図７の線８ー８における切断面図。
【図９】 図７および図８のレベルシフトダウンＭＯＳ
ＦＥＴの回路図。
【図１０】 図７の構成に、リシェープされた周縁トポ
ロジーを有する変形例。
【図１１】 図１０の線１１ー１１における切断面図。
【図１２】 図１０および図１１の回路構成を示す図。
【図１３】 １個の高電圧用ＰＭＯＳ装置を使用した本
発明の実施例を示す概略図。
【図１４】 共通のエピタキシャル領域に形成された２
個のレベルシフトＭＯＳＦＥＴのドレイン間の寄生抵抗
を示す回路図。
【図１５】 互いに分離したエピタキシャル領域にそれ
ぞれレベルシフト回路を形成した本発明の他の実施例を
示す概略図。
【符号の説明】
１ 接地参照制御回路 ２ 浮遊基準回路 ３ レベルシフトＭＯＳＦＥＴ ５ 周縁部領域 １０ エピタキシャル半導体層 １１ 基板 １２ 本体領域 １３ ソース １４ ゲート

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 浮遊電圧回路と相対的に低電圧の回路と
    を電気的に接続するレベルシフト装置において、上記各
    回路は半導体材料の共通基板上に形成され、上記レベル
    シフト回路が、 上記基板の上部に配置され、半導体材料が第１の導電型
    であり、軽くドープ処理され、上部表面を有する半導体
    材料の層と、 上記半導体材料層の上面部内に所定の深さまで形成され
    実質半円形状を有し、第１の導電型と反対の第２の導電
    型のベース領域と、 上記ベース領域内に形成されたソース領域において、該
    ソース領域と半導体材料層との間のサーフェスチャンネ
    ル領域を形成する第１の導電型のソース領域と、 上記ソース領域に接続され、上記低電圧回路に電気的に
    接続されたソース電極と、 上記チャンネル領域上に配置されたゲート絶縁層と、 上記ゲート絶縁層上に配置された導電性ゲート層と、 上記半導体材料層の一部に接続されてドレイン領域を形
    成し、上記ベース領域から横方向に離間して配置された
    ドレイン電極と、 上記半導体材料層の他の部分に接続され、上記浮遊電圧
    回路に電気的に接続された接触電極において、上記ドレ
    イン電極と上記接触電極との間に位置する上記半導体材
    料層の部分が導電性領域を形成する接触電極と、 上記ドレイン電極と上記接触電極との間に配置され、上
    記半導体材料層の上記導電性領域と電気的に並列に配置
    された抵抗素子、とを有するレベルシフト装置。
  2. 【請求項２】 上記抵抗素子が、上記半導体材料層の上
    部表面内に所定の深さまで形成された第２導電性型の拡
    散領域を有する請求項１記載の装置。
  3. 【請求項３】 上記半導体材料層の上部表面内で上記本
    体領域と同心円状に形成され上記本体領域と上記ドレイ
    ン電極間に配置された第２導電性型の他の実質半円形状
    の本体領域を更に有する請求項１記載の装置。
  4. 【請求項４】 上記更に形成された本体領域の少なくと
    も一部の上部に配置された金属接触部材を更に有する請
    求項３記載の装置。
  5. 【請求項５】 上記更に形成された金属接触部材が上記
    ソース電極に電気的に接続された請求項４記載の装置。
  6. 【請求項６】 上記半導体材料層の上部表面内に形成さ
    れ、上記もう一つの本体領域と上記ドレイン拡散領域間
    に配置され、上記もう一つの本体領域と接触する第２導
    電性型のリサーフ領域を更に有する請求項１記載の装
    置。
  7. 【請求項７】 上記抵抗素子が絶縁層の上部に配置され
    た導電性の層である請求項１記載の装置。
  8. 【請求項８】 上記半導体材料層内に形成され、上記装
    置を電気的に絶縁分離するために基板内に延在する第２
    導電性型の強くドープ処理されたスペーサ領域を更に有
    する請求項１記載の装置。
  9. 【請求項９】 浮遊電圧回路と、相対的低電圧回路と、
    請求項１ないし８のいずれかに記載の装置を有するレベ
    ルシフト装置とを有する集積回路。
  10. 【請求項１０】 浮遊電圧回路と相対的に低電圧の回路
    とを電気的に接続する装置において、上記各回路はＭＯ
    ＳＦＥＴ装置を有する共通基板内に形成され、上記ＭＯ
    ＳＦＥＴ装置が、 上記基板の上部に配置され、軽くドープ処理され、上部
    表面を有する第１導電性型の半導体材料層と、 上記半導体材料層の上面部内に形成され、第１の導電型
    と反対の第２の導電型のソース拡散領域と、 上記ソース領域に接続され、上記浮遊電圧回路に電気的
    に接続されたソース電極と、 上記半導体材料層の上部表面の一部の上部に配置し、上
    記ソース拡散領域に隣接するゲート絶縁層と、 上記ゲート絶縁層上に配置された導電性ゲート層と、 上記半導体材料層の上部表面内に形成され、上記ソース
    拡散領域から横方向に離間している第２導電性型のドレ
    イン領域と、 上記ドレイン拡散部の上部に配置され、上記低電圧回路
    に電気的に接続されたドレイン電極と、 上記接地電極と上記ドレイン電極間に接続された抵抗素
    子、とを有する装置。
  11. 【請求項１１】 上記半導体材料層の上部表面から上記
    基板内に延在し、上記ドレイン領域から横方向に離間
    し、更に上記ソース拡散部から離間している第２導電性
    型のシンカ領域と、 上記シンカ領域に接続された接地電極、とを更に有する
    請求項１０記載の装置。
  12. 【請求項１２】 上記半導体材料層の上部表面内に形成
    され、上記シンカ領域と接触し、寄生抵抗を減少させる
    ために上記ドレイン領域から横方向に離間している第２
    導電性型の分離絶縁拡散領域を更に有する請求項１１記
    載の装置。
  13. 【請求項１３】 上記半導体材料層の上部表面内に形成
    され、上記ドレイン領域と接触し、上記ドレイン領域と
    上記ソース拡散領域間に配置され、軽くドープ処理され
    たリサーフ領域を更に有する請求項１０記載の装置。
  14. 【請求項１４】 上記半導体材料層の上部表面内に形成
    され、上記ソース拡散領域と上記ソース電極とを接触す
    る第１導電性型の拡散領域を更に有する請求項１０記載
    の装置。
  15. 【請求項１５】 基板内に形成された浮遊電圧回路と、
    該浮遊電圧回路を実質包囲するリサーフ拡散領域と、該
    基板内に形成された相対的低電圧回路と、請求項１０な
    いし１４のいずれかに記載の装置を有する少なくとも１
    個のレベルシフトＭＯＳＦＥＴ装置とを有する集積回
    路。
  16. 【請求項１６】 浮遊電圧回路と相対的に低電圧の回路
    とを電気的に接続する装置において、上記各回路はＭＯ
    ＳＦＥＴ装置を有する共通基板内に形成され、上記ＭＯ
    ＳＦＥＴ装置が、 上記基板の上部に配置され、軽くドープ処理され、上部
    表面を有する第１導電性型の半導体材料層と、 上記半導体材料層の上面部内に形成され、第１の導電型
    と反対の第２の導電型の実質半円形状のソース拡散領域
    と、 上記ソース領域に接続され、上記浮遊電圧回路に電気的
    に接続されたソース電極と、 上記半導体材料層の上部表面の一部の上部に配置し、上
    記ソース拡散領域に隣接するゲート絶縁層と、 上記ゲート絶縁層上に配置された導電性ゲート層と、 上記半導体材料層の上部表面内に形成され、上記ソース
    拡散領域から横方向に離間している第２導電性型のドレ
    イン領域と、 上記ドレイン拡散部の上部に配置され、上記低電圧回路
    に電気的に接続されたドレイン電極と、 上記接地電極と上記ドレイン電極間に接続された抵抗素
    子、とを有する装置。
  17. 【請求項１７】 上記半導体材料層の上部表面から上記
    基板内に延在し、上記ドレイン領域から横方向に離間
    し、更に上記ソース拡散部から離間している第２導電性
    型のシンカ領域と、 上記シンカ領域に接続された接地電極、とを更に有する
    請求項１６記載の装置。
  18. 【請求項１８】 上記半導体材料層の上部表面内に形成
    され、上記シンカ領域とドレイン領域とを接触しする第
    ２導電性型の分離絶縁拡散領域を更に有する請求項１７
    記載の装置。
  19. 【請求項１９】 上記半導体材料層の上部表面内に形成
    され、上記ドレイン領域と接触し、上記ドレイン領域と
    上記ソース拡散領域間に配置され、軽くドープ処理され
    たリサーフ領域を更に有する請求項１６記載の装置。
  20. 【請求項２０】 上記半導体材料層の上部表面内に形成
    され、上記ソース拡散領域と上記ソース電極とを接触す
    る第１導電性型の拡散領域を更に有する請求項１６記載
    の装置。
  21. 【請求項２１】 基板内に形成された浮遊電圧回路と、
    該高電圧回路を実質包囲するリサーフ拡散領域と、該基
    板内に形成された相対的低電圧回路と、該基板内に形成
    され上記高電圧回路と上記低電圧回路間に電気的に接続
    された少なくとも１個のレベルシフトＭＯＳＦＥＴ装置
    とを有し、上記リサーフ領域は上記レベルシフトＭＯＳ
    ＦＥＴ装置を少なくとも部分的に包囲し、上記レベルシ
    フトＭＯＳＦＥＴ装置と上記浮遊電圧装置間に配置さ
    れ、上記ＭＯＳＦＥＴ装置は請求項１６ないし２０のい
    ずれかに記載の装置を有することを特徴とする集積回
    路。
  22. 【請求項２２】 上記半導体材料層の上部表面内に形成
    され、上記リサーフ領域と上記ドレイン領域間に介在し
    て両者を接触するもう一つの第２導電性型の拡散領域を
    更に有する請求項２１記載の装置。
  23. 【請求項２３】 上記もう一つの拡散領域が、上記ドレ
    イン電極と上記接地電極間に上記導電性抵抗層と並列に
    接続されたもう一つの導電性抵抗素子を有する請求項２
    ２記載の集積回路。
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