JPH0543303B2 - - Google Patents
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- JPH0543303B2 JPH0543303B2 JP62174138A JP17413887A JPH0543303B2 JP H0543303 B2 JPH0543303 B2 JP H0543303B2 JP 62174138 A JP62174138 A JP 62174138A JP 17413887 A JP17413887 A JP 17413887A JP H0543303 B2 JPH0543303 B2 JP H0543303B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、カスコード接合型電界効果トランジ
スタ（以下カスコードJFETと略記する）に関す
るもので、特にカスコードJFETの特徴である低
帰還容量特性を維持したまま、入力容量の低減、
利得向上を計る構造に使用される。
スタ（以下カスコードJFETと略記する）に関す
るもので、特にカスコードJFETの特徴である低
帰還容量特性を維持したまま、入力容量の低減、
利得向上を計る構造に使用される。
（従来の技術）
一般にJFETはPN接合ゲートの空乏層容量の
ために、ソース・ゲート間に入力容量、ゲート・
ドレイン間に帰還容量が形成される。これらの寄
生容量はJFETの本来の特性を損ない、特に高周
波回路に使用される場合には、利得の低減、動作
の不安定の原因となる。このためソース・ドレイ
ンの高濃度層の間に２つのゲート層を個々に拡散
し、ドレイン側ゲート層（第２ゲート層と呼ぶ）
を浅く、ソース側ゲート層（第１ゲート層と呼
ぶ）を深く拡散し、第２ゲート層をソース高濃度
層と同電位にし、ドレイン・ゲート間の帰還容量
を極めて低くしたカスコードJFETが開発され使
用されている。第３図を参照し、従来のカスコー
ドJFETの一例について更に詳しく説明する。
P++型半導体基板１上にＮ型チヤネル層２が形成
され、このチヤネル層２はP++型素子分離層３と
P++型基板１とに囲まれ島状に分離される。チヤ
ネル層２内にN++型ソース層４及びN++型ドレイ
層５が設けられ、ソース層４とドレイン層５との
間にP++型第１ゲート層６及びP++型第２ゲート
層７が形成されている。符号８は酸化膜である。
第２ゲート電極７ａ、ソース電極４ａ及びP++型
素子分離層の表面電極3aは互いに電気的に接続
されP++型基板１と共に等電位となつている。
ために、ソース・ゲート間に入力容量、ゲート・
ドレイン間に帰還容量が形成される。これらの寄
生容量はJFETの本来の特性を損ない、特に高周
波回路に使用される場合には、利得の低減、動作
の不安定の原因となる。このためソース・ドレイ
ンの高濃度層の間に２つのゲート層を個々に拡散
し、ドレイン側ゲート層（第２ゲート層と呼ぶ）
を浅く、ソース側ゲート層（第１ゲート層と呼
ぶ）を深く拡散し、第２ゲート層をソース高濃度
層と同電位にし、ドレイン・ゲート間の帰還容量
を極めて低くしたカスコードJFETが開発され使
用されている。第３図を参照し、従来のカスコー
ドJFETの一例について更に詳しく説明する。
P++型半導体基板１上にＮ型チヤネル層２が形成
され、このチヤネル層２はP++型素子分離層３と
P++型基板１とに囲まれ島状に分離される。チヤ
ネル層２内にN++型ソース層４及びN++型ドレイ
層５が設けられ、ソース層４とドレイン層５との
間にP++型第１ゲート層６及びP++型第２ゲート
層７が形成されている。符号８は酸化膜である。
第２ゲート電極７ａ、ソース電極４ａ及びP++型
素子分離層の表面電極3aは互いに電気的に接続
されP++型基板１と共に等電位となつている。
第１ゲート層６を深く拡散し、第２ゲート層７
を浅く拡散する理由は、実効ゲートである第１ゲ
ート層６のチヤネル２ａを流れる電流が第２ゲー
ト層７のチヤネル２ｂの抵抗分によつて決定され
るので、チヤネル２ａの抵抗よりチヤネル２ｂの
抵抗をできだけ低くしなければならないからであ
る。第１ゲート層と第２ゲート層との拡散深さが
適当でないと、静特性においてIDSS（飽和ドレイ電
流）近くの利得が小さくなつてしまう。
を浅く拡散する理由は、実効ゲートである第１ゲ
ート層６のチヤネル２ａを流れる電流が第２ゲー
ト層７のチヤネル２ｂの抵抗分によつて決定され
るので、チヤネル２ａの抵抗よりチヤネル２ｂの
抵抗をできだけ低くしなければならないからであ
る。第１ゲート層と第２ゲート層との拡散深さが
適当でないと、静特性においてIDSS（飽和ドレイ電
流）近くの利得が小さくなつてしまう。
（発明が解決しようとする問題点）
近年のJFETでは低入力容量、高利得が要求さ
れているが、カスコードJFETにおいても同様の
ニーズが強い。低入力容量の実現には、素子の微
細化がもつとも一般的であるが、前述の従来技術
には次の問題点がある。即ち従来技術では、第
１、第２の、２つのゲート層を個々に拡散し、な
お且つ実効ゲートである第１ゲート層を深く拡散
しなければならない。このため第１ゲート拡散口
長を短くして素子の微細化を行い入力容量を低減
しようとしても、深く拡散しなければならないこ
とから実効ゲート長は長くなり、入力容量の低
減、利得の向上が困難であるという問題がある。
又他方、第１及び第２ゲート層を別々に拡散しな
ければならないので、工程が増加しそれだけ歩留
りが低下するという問題がある。
れているが、カスコードJFETにおいても同様の
ニーズが強い。低入力容量の実現には、素子の微
細化がもつとも一般的であるが、前述の従来技術
には次の問題点がある。即ち従来技術では、第
１、第２の、２つのゲート層を個々に拡散し、な
お且つ実効ゲートである第１ゲート層を深く拡散
しなければならない。このため第１ゲート拡散口
長を短くして素子の微細化を行い入力容量を低減
しようとしても、深く拡散しなければならないこ
とから実効ゲート長は長くなり、入力容量の低
減、利得の向上が困難であるという問題がある。
又他方、第１及び第２ゲート層を別々に拡散しな
ければならないので、工程が増加しそれだけ歩留
りが低下するという問題がある。
本発明の目的は、微細化が困難であつた従来の
素子構造を微細化向きの構造とし、低入力容量、
高利得が得られ、なお且つカスコードJFETの特
徴である低帰還容量特性を維持し、歩留り良く生
産できるカスコードJFETを提供することであ
る。
素子構造を微細化向きの構造とし、低入力容量、
高利得が得られ、なお且つカスコードJFETの特
徴である低帰還容量特性を維持し、歩留り良く生
産できるカスコードJFETを提供することであ
る。
［発明の構成］
（問題点を解決するための手段と作用）
本発明のカスコードJFETは、第１ゲート高濃
度層と第２ゲート高濃度層とを同時拡散により形
成すると共にその拡散深さを極めて浅く（例えば
約0.3μｍ）したことが１つの特徴である。従来技
術では、例えば第１ゲート層の拡散口長を1μｍ
に微細化しても深く拡散しなければならないの
で、横方向拡散のため実効ゲート長は拡散口長の
数倍にもなり実質的な微細化は無理であつた。然
し本発明では拡散深さを浅くしたので、第１ゲー
ト拡散口長を短くすれば、これに相応して実効ゲ
ート長も短くなり、微細化によりゲート・ソース
間の入力容量は減少する。又第１、第２のゲート
高濃度層を同時拡散するので従来技術に比し製造
工程が減少し、歩留りを向上することができる。
次に他の１つの特徴は、第２ゲート高濃度層と半
導体基板とに挟まれ更にドレイ高濃度層側に向か
つて広がるチヤネル層（以下第２ゲートのチヤネ
ル層と呼ぶ）の不純物濃度を第１ゲート高濃度層
と半導体基板とに挟まれるチヤネル層（第１ゲー
トのチヤネル層と呼ぶ）の不純物濃度より高くし
たことである。これにより第２ゲートのチヤネル
層の抵抗を第１ゲートのチヤネル層の抵抗よりも
低くして、カスコードJFETの静特性のIDSS付近
の利得の低下を防ぐことができた。
度層と第２ゲート高濃度層とを同時拡散により形
成すると共にその拡散深さを極めて浅く（例えば
約0.3μｍ）したことが１つの特徴である。従来技
術では、例えば第１ゲート層の拡散口長を1μｍ
に微細化しても深く拡散しなければならないの
で、横方向拡散のため実効ゲート長は拡散口長の
数倍にもなり実質的な微細化は無理であつた。然
し本発明では拡散深さを浅くしたので、第１ゲー
ト拡散口長を短くすれば、これに相応して実効ゲ
ート長も短くなり、微細化によりゲート・ソース
間の入力容量は減少する。又第１、第２のゲート
高濃度層を同時拡散するので従来技術に比し製造
工程が減少し、歩留りを向上することができる。
次に他の１つの特徴は、第２ゲート高濃度層と半
導体基板とに挟まれ更にドレイ高濃度層側に向か
つて広がるチヤネル層（以下第２ゲートのチヤネ
ル層と呼ぶ）の不純物濃度を第１ゲート高濃度層
と半導体基板とに挟まれるチヤネル層（第１ゲー
トのチヤネル層と呼ぶ）の不純物濃度より高くし
たことである。これにより第２ゲートのチヤネル
層の抵抗を第１ゲートのチヤネル層の抵抗よりも
低くして、カスコードJFETの静特性のIDSS付近
の利得の低下を防ぐことができた。
試行結果によれば、第２ゲートのチヤネル層の
不純物濃度は、第１ゲートのチヤネル層の不純物
濃度の1.5倍ないし５倍の不純物濃度にすること
が望ましい。第２ゲートチヤネル層の不純物濃度
が第１ゲートのチヤネル層の1.5倍より低いと、
IDSS付近の利得減少が著しくなり、又５倍以上の
場合には、第２ゲート高濃度層とドレイン高濃度
層との間の耐圧が劣化し、ドレイン・ソース間の
最大定格電圧の低下を招くおそれがある。
不純物濃度は、第１ゲートのチヤネル層の不純物
濃度の1.5倍ないし５倍の不純物濃度にすること
が望ましい。第２ゲートチヤネル層の不純物濃度
が第１ゲートのチヤネル層の1.5倍より低いと、
IDSS付近の利得減少が著しくなり、又５倍以上の
場合には、第２ゲート高濃度層とドレイン高濃度
層との間の耐圧が劣化し、ドレイン・ソース間の
最大定格電圧の低下を招くおそれがある。
（実施例）
以下本発明の一実施例について図面を参照して
説明する。第１図はＮチヤネルカスコードJFET
の模式的断面図である。従つてこの実施例では特
許請求の範囲第１項記載の一導電型はＰ型、反対
導電型はＮ型となる。Ｐチヤネルカスコード
JFETについても、Ｎ型とＰ型を入れ変えるだけ
で同様のことが言える。このカスコードJFET
は、Ｐ型半導体基板１１上にエピタキシヤル成長
法により形成された厚さ１〜2μｍのＮ型チヤネ
ル層１２と、Ｎ型チヤネル層１２の表面から基板
１１に達するＰ型素子分離高濃度層（以下素子分
離層と呼ぶ）１３と、Ｎ型チヤネル層１２内に形
成されたＮ型ソース高濃度層（ソース層）１４及
びＮ型ドレイン高濃度層（ドレイン層）１５と、
ソース層とドレイ層との間に設けられ互いに等し
い拡散深さ（約0.3μｍ）のＰ型第１ゲート高濃度
層（第１ゲート層）１６及びＰ型第２ゲート高濃
度層（第２ゲート層）１７とを具備している。又
ソース層、第２ゲート層、素子分離層は電極配線
１９により互いに等電位であり、基板１１も高濃
度の素子分離層１３を介して実質的にソース層等
と等電位となつている。又第２ゲートのチヤネル
層１２ｂの不純物濃度は、２×1015atoms／cm3
で、第１ゲートのチヤネル層１２ａの不純物濃度
１×1015atoms／cm3の２倍となつている。符号１
８は酸化膜である。
説明する。第１図はＮチヤネルカスコードJFET
の模式的断面図である。従つてこの実施例では特
許請求の範囲第１項記載の一導電型はＰ型、反対
導電型はＮ型となる。Ｐチヤネルカスコード
JFETについても、Ｎ型とＰ型を入れ変えるだけ
で同様のことが言える。このカスコードJFET
は、Ｐ型半導体基板１１上にエピタキシヤル成長
法により形成された厚さ１〜2μｍのＮ型チヤネ
ル層１２と、Ｎ型チヤネル層１２の表面から基板
１１に達するＰ型素子分離高濃度層（以下素子分
離層と呼ぶ）１３と、Ｎ型チヤネル層１２内に形
成されたＮ型ソース高濃度層（ソース層）１４及
びＮ型ドレイン高濃度層（ドレイン層）１５と、
ソース層とドレイ層との間に設けられ互いに等し
い拡散深さ（約0.3μｍ）のＰ型第１ゲート高濃度
層（第１ゲート層）１６及びＰ型第２ゲート高濃
度層（第２ゲート層）１７とを具備している。又
ソース層、第２ゲート層、素子分離層は電極配線
１９により互いに等電位であり、基板１１も高濃
度の素子分離層１３を介して実質的にソース層等
と等電位となつている。又第２ゲートのチヤネル
層１２ｂの不純物濃度は、２×1015atoms／cm3
で、第１ゲートのチヤネル層１２ａの不純物濃度
１×1015atoms／cm3の２倍となつている。符号１
８は酸化膜である。
以上の構成のJFETでは、チヤネルコンダクタ
ンスの変調を行う実効ゲートである第１ゲート層
とドレイン層との間にソース電極と等電位の第２
ゲート層を設けてあるので、従来のカスコード
JFETと同様、ゲート・ドレイン間の帰還容量は
極めて小さい。又第１ゲート層の拡散深さが浅い
ので横方向拡散長も短くなり、微細化を行えば実
効ゲート長も短くなり、ゲート・ソース間の低入
力容量を実現できる。又第１、第２ゲート層は同
時拡散工程により形成されるので、従来のカスコ
ードJFETに比し、ホトエツチングプロセスを含
む拡散工程が１つ減り、それだけ歩留りも向上す
る。第２ゲートのチヤネル層の不純物濃度を第１
ゲートのチヤネル層のそれより高くして、第２ゲ
ートチヤネルの抵抗を十分低くすることができる
ので、静特性におけるIDSS（飽和ドレイン電流）付
近の利得の低下をなくすることができる。なおこ
の利得の低下は、換言すれば、段階的に等しい幅
で変化するゲート・ソース間電圧VGSをパラメー
タとして、ドレイン電流ID対ドレイン電圧VDSの
静特性曲線群を求めたとき、IDの値が大きい領域
の曲線間隔が狭くなる。即ちgn（△ID／△VGS）が
小さくなることである。
ンスの変調を行う実効ゲートである第１ゲート層
とドレイン層との間にソース電極と等電位の第２
ゲート層を設けてあるので、従来のカスコード
JFETと同様、ゲート・ドレイン間の帰還容量は
極めて小さい。又第１ゲート層の拡散深さが浅い
ので横方向拡散長も短くなり、微細化を行えば実
効ゲート長も短くなり、ゲート・ソース間の低入
力容量を実現できる。又第１、第２ゲート層は同
時拡散工程により形成されるので、従来のカスコ
ードJFETに比し、ホトエツチングプロセスを含
む拡散工程が１つ減り、それだけ歩留りも向上す
る。第２ゲートのチヤネル層の不純物濃度を第１
ゲートのチヤネル層のそれより高くして、第２ゲ
ートチヤネルの抵抗を十分低くすることができる
ので、静特性におけるIDSS（飽和ドレイン電流）付
近の利得の低下をなくすることができる。なおこ
の利得の低下は、換言すれば、段階的に等しい幅
で変化するゲート・ソース間電圧VGSをパラメー
タとして、ドレイン電流ID対ドレイン電圧VDSの
静特性曲線群を求めたとき、IDの値が大きい領域
の曲線間隔が狭くなる。即ちgn（△ID／△VGS）が
小さくなることである。
次に第２図を参照して製造工程の概要を説明す
る。先ずP++型高濃度基板１１を用意し、エピタ
キシヤル法により不純物濃度１×1015atoms／
cm3、厚さ１〜2μｍのＮ型チヤネル層１２を形成
し、次にP++型素子分離層１３を形成する。
る。先ずP++型高濃度基板１１を用意し、エピタ
キシヤル法により不純物濃度１×1015atoms／
cm3、厚さ１〜2μｍのＮ型チヤネル層１２を形成
し、次にP++型素子分離層１３を形成する。
次にレジスト・ブロツクマスク２０を用い、酸
化膜（厚さ1500Å）１８を介してリン(P)をイオン
注入し、不純物濃度２×1015atoms／cm3の第２ゲ
ートのチヤネル層１２ｂを形成する（第２図Ａ参
照）。その後ソース層、ドレイン層の拡散口の穴
明けを行い、PSG膜２１を拡散源とし濃度１×
1020atoms／cm3以上のソース、ドレイン高濃度層
１４，１５を形成する（第２図Ｂ参照）。このと
きドレイン層１５は必ずしも第２ゲートチヤネル
層１２ｂに接する必要はなく、所望によりＮ型チ
ヤネル層の１部を挟んでもよい。その後第１ゲー
ト層、第２ゲート層をボロン・ドープド・ポリシ
リコンを拡散源とし深さ約0.3μｍ拡散する。又素
子分離層、ソース層及び第２ゲート層とオーミツ
クコンタクトする各電極及びこれらを等電位とす
る電極配線を行い、又その他の第１ゲート層、ド
レイ層についても同様にそれぞれの電極を形成
し、第１図に示すカスコードJFETを得る。
化膜（厚さ1500Å）１８を介してリン(P)をイオン
注入し、不純物濃度２×1015atoms／cm3の第２ゲ
ートのチヤネル層１２ｂを形成する（第２図Ａ参
照）。その後ソース層、ドレイン層の拡散口の穴
明けを行い、PSG膜２１を拡散源とし濃度１×
1020atoms／cm3以上のソース、ドレイン高濃度層
１４，１５を形成する（第２図Ｂ参照）。このと
きドレイン層１５は必ずしも第２ゲートチヤネル
層１２ｂに接する必要はなく、所望によりＮ型チ
ヤネル層の１部を挟んでもよい。その後第１ゲー
ト層、第２ゲート層をボロン・ドープド・ポリシ
リコンを拡散源とし深さ約0.3μｍ拡散する。又素
子分離層、ソース層及び第２ゲート層とオーミツ
クコンタクトする各電極及びこれらを等電位とす
る電極配線を行い、又その他の第１ゲート層、ド
レイ層についても同様にそれぞれの電極を形成
し、第１図に示すカスコードJFETを得る。
［発明の効果］
本発明のJFETは、カスコード型の特徴である
ゲート・ドレイン間の帰還容量を極めて低く維持
した状態で、第１ゲート層の拡散深さを浅くした
ので実効ゲート長を拡散口長に近づけることがで
き、微細化によりゲート・ソース間の入力容量を
低減することができ、又第１及び第２ゲート層を
同時拡散により形成できるので歩留りも向上す
る。又第２ゲートのチヤネル層の濃度をあげるこ
とによりIDSS付近の利得の低下がなくなり高利得
の実現ができた。
ゲート・ドレイン間の帰還容量を極めて低く維持
した状態で、第１ゲート層の拡散深さを浅くした
ので実効ゲート長を拡散口長に近づけることがで
き、微細化によりゲート・ソース間の入力容量を
低減することができ、又第１及び第２ゲート層を
同時拡散により形成できるので歩留りも向上す
る。又第２ゲートのチヤネル層の濃度をあげるこ
とによりIDSS付近の利得の低下がなくなり高利得
の実現ができた。
第１図は本発明のカスコードJFETの模式的断
面図、第２図はその製造工程を示す断面図、第３
図は従来のカスコードJFETの模式的断面図であ
る。 １，１１……Ｐ型半導体基板、２，１２……Ｎ
型チヤネル層、３，１３……Ｐ型素子分離高濃度
層、４，１４……Ｎ型ソース高濃度層、５，１５
……Ｎ型ドレイン高濃度層、６，１６……Ｐ型第
１ゲート高濃度層、７，１７……Ｐ型第２ゲート
高濃度層、１２ａ……第１ゲートのチヤネル層、
１２ｂ……第２ゲートのチヤネル層。
面図、第２図はその製造工程を示す断面図、第３
図は従来のカスコードJFETの模式的断面図であ
る。 １，１１……Ｐ型半導体基板、２，１２……Ｎ
型チヤネル層、３，１３……Ｐ型素子分離高濃度
層、４，１４……Ｎ型ソース高濃度層、５，１５
……Ｎ型ドレイン高濃度層、６，１６……Ｐ型第
１ゲート高濃度層、７，１７……Ｐ型第２ゲート
高濃度層、１２ａ……第１ゲートのチヤネル層、
１２ｂ……第２ゲートのチヤネル層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板上に形成された反対導電
型チヤネル層と、このチヤネル層表面から前記基
板に達する一導電型素子分離高濃度層と、前記反
対導電型チヤネル層内に形成された反対導電型ソ
ース高濃度層及び反対導電型ドレイン高濃度層
と、ソース高濃度層とドレイ高濃度層との間に設
けられ互いに等しい拡散深さを有するソース高濃
度層側に位置する一導電型第１ゲート高濃度層及
びドレイン高濃度層側に位置する一導電型第２ゲ
ート高濃度層とを具備し、ソース高濃度層、第２
ゲート高濃度層、素子分離高濃度層及び半導体基
板が互いに等電位になるよう電気的に接続され、
且つ第２ゲート高濃度層と半導体基板とに挟まれ
更にドレイン高濃度層側に向かつて広がるチヤネ
ル層の不純物濃度が、第１ゲート高濃度層と半導
体基板とに挟まれるチヤネル層の不純物濃度より
高いことを特徴とするカスコード接合型電界効果
トランジスタ。 ２ 第２ゲート高濃度層とを半導体基板とに挟ま
れ更にドレイン高濃度層側に向かつて広がるチヤ
ネル層の不純物濃度が、第１ゲート高濃度層と半
導体基板とに挟まれるチヤネル層の不純物濃度の
（1.5〜５）倍の不純物濃度である特許請求の範囲
第１項記載のカスコード接合型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62174138A JPS6417480A (en) | 1987-07-13 | 1987-07-13 | Junction type field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62174138A JPS6417480A (en) | 1987-07-13 | 1987-07-13 | Junction type field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6417480A JPS6417480A (en) | 1989-01-20 |
| JPH0543303B2 true JPH0543303B2 (ja) | 1993-07-01 |
Family
ID=15973328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62174138A Granted JPS6417480A (en) | 1987-07-13 | 1987-07-13 | Junction type field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6417480A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229051A (en) * | 1983-11-04 | 1993-07-20 | Perma-Post International, Inc. | Method for making sleeve encased concrete posts |
| US5675956A (en) * | 1994-04-25 | 1997-10-14 | Nevin; Jerome F. | Post and pole construction using composite materials |
| JP5168773B2 (ja) * | 2005-11-14 | 2013-03-27 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタ |
| US8390039B2 (en) * | 2009-11-02 | 2013-03-05 | Analog Devices, Inc. | Junction field effect transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115710A (en) * | 1974-07-31 | 1976-02-07 | Toyota Motor Co Ltd | Kyukibenojushinai fukunenshoshitsukaranaru nainenkikan |
| JPS522271A (en) * | 1975-06-24 | 1977-01-08 | Tokyo Tsushin Kozai Kk | Electromagnetic counter |
| JPS5218104A (en) * | 1975-07-31 | 1977-02-10 | Sutotsupani Sa Ets Puurura Mek | Device for connecting telephone line to computer |
| JPS5222513A (en) * | 1975-08-15 | 1977-02-19 | Fuji Electric Co Ltd | Heating furnace apparatus |
-
1987
- 1987-07-13 JP JP62174138A patent/JPS6417480A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115710A (en) * | 1974-07-31 | 1976-02-07 | Toyota Motor Co Ltd | Kyukibenojushinai fukunenshoshitsukaranaru nainenkikan |
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| JPS5218104A (en) * | 1975-07-31 | 1977-02-10 | Sutotsupani Sa Ets Puurura Mek | Device for connecting telephone line to computer |
| JPS5222513A (en) * | 1975-08-15 | 1977-02-19 | Fuji Electric Co Ltd | Heating furnace apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6417480A (en) | 1989-01-20 |
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