CN100466256C - 高压集成电路 - Google Patents

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Abstract

本发明揭示高压集成电路。高压集成电路包括低压控制电路、浮动电路、P衬底、设置在衬底中的深N阱和设置在P衬底中的多个P阱。P阱和深N阱充当隔离结构。低压控制电路位于深N阱的外部，且浮动电路位于深N阱的内部。深N阱形成高压结型势垒，以隔离控制电路与浮动电路。

Description

高压集成电路
技术领域
本发明一般来说涉及集成电路，且更确切地说涉及高侧晶体管驱动器的集成电路。
背景技术
多种功率供应设备和马达驱动器利用桥接电路来控制到负载的电源。桥接电路通常具有连接到电源的高侧晶体管和连接到地面的低侧晶体管。高侧晶体管与低侧晶体管之间的共用节点耦接到负载。随着晶体管被控制以交替地传导，共用节点的电压在电源与地面之间摆动。因此，高侧晶体管驱动器的控制需要电荷泵电路和/或浮动驱动电路，以便完全开启高侧晶体管。在近来的发展中，很多浮动电路揭示于Milazzo的美国专利申请号第6,344,959号、Yang的美国专利申请号第6,781,422号和Yang的美国专利申请号第6,836,173号中。
图1绘示高侧晶体管驱动电路。应用浮动电路10来控制高侧晶体管20的开启/关闭。连接馈送电容器15以将控制信号S1从低压反相器16发送到浮动电路10。电荷泵电容器40向浮动电路10提供供电电压。一旦低侧晶体管30接通，电压VD就通过二极管45对电荷泵电容器40进行充电。当高侧晶体管20开启时，电荷泵电容器40的地面参考被拉伸至电压源VIN的电平。
发明内容
因此，本发明的目的为提供单片IC制造工艺以使低压控制电路与高压浮动驱动电路集成。此外，通过使用典型IC制造工艺来达到集成，以便实现低成本和高产量。
本发明高压集成电路包括P衬底、深N阱、控制电路、浮动电路、第一金属层和第二金属层。深N阱设置在P衬底中。控制电路位于深N阱的外部。浮动电路位于深N阱的内部。第一金属层设置在深N阱的一部分上。第二金属层设置在深N阱的一部分上。第一金属层、第二金属层和介电层经设置以形成用于将控制电路的控制信号馈送到浮动电路的电容器，且深N阱形成高压结型势垒，以隔离控制电路与浮动电路。
本发明利用电容器将低压控制电路的控制信号馈送到浮动电路，且深N阱形成高压结型势垒，以达到隔离控制电路与浮动电路的功效。
应了解，前文的一般描述和以下详细描述两者都是示范性的，且用于如所主张的提供本发明的进一步阐释。
附图说明
本发明包括附图以提供对本发明的进一步了解，且将附图并入此说明书中并组成此说明书的一部分。附图说明本发明的实施例，且连同描述一起用于阐释本发明的原理。
图1绘示高侧晶体管驱动电路。
图2是根据本发明实施例用于高侧晶体管驱动器的集成电路的俯视图。
图3绘示根据本发明实施例当将500V施加到浮动电路时的电压分布。
图4是根据本发明实施例包括用于将控制信号从控制电路馈送到浮动电路的电容器的集成电路俯视图。
图5是根据本发明实施例的集成电路的横截面图。
具体实施方式
图2是根据本发明实施例用于高侧驱动器的集成电路的俯视图。集成电路包括P衬底50、含有N导电型的N扩散区域，例如n+扩散区域。N导电型为施体掺杂型(donor-doped type)，例如使用磷离子或砷离子作为施体。N扩散区域形成设置在P衬底50中的深N阱60。低压控制电路300位于深N阱60的外部。浮动电路200位于深N阱60的内部。
图3绘示当将500V施加到浮动电路200时的电压分布。形成高压结型势垒101a和101b(图5)以在500V电压施加到浮动电路200时隔离控制电路300与浮动电路200。
图4是根据本发明实施例的集成电路的俯视图，其包括用于将控制电路300的控制信号馈送到浮动电路200的电容器。电容器包括第一金属层125和设置在深N阱60的一部分上的第二金属层120和121，且第二金属层120和121与第一金属层125形成电容器。另外，介电层123设置在第一金属层125与第二金属层120和第二金属层121之间。
图5是所提出的集成电路的横截面图，其中含有P导电型的P扩散区域形成P区域65，例如设置在P衬底50和深N阱60中用于隔离目的的P主体。P导电型为受体掺杂型，例如使用硼离子作为受体。
P区域65有助于形成充当隔离结构的耗尽区域。控制电路300和浮动电路200包括N型金属氧化物半导体场效应晶体管(MOSFET)器件和P型MOSFET器件。浮动电路200中的N型MOSFET器件包括含有P导电型的第一P扩散区域，其形成设置在深N阱60中的P阱70。含有N导电型的第一N扩散区域形成N区域71且位于P阱70中。具有N+导电型的第一漏极扩散区域形成设置在N区域71(N型双扩散区域)中的漏极区域72。具有N+导电型的第一源极扩散区域形成源极区域74。导电沟道形成在源极区域74与漏极区域72之间。多晶硅栅电极76设置在氧化物77上以控制导电沟道中的电流流动。含有P+导电型的第一接触扩散区域形成接触区域75。形成高压结型势垒101a和101b以在500V电压施加到浮动电路200时隔离控制电路300与浮动电路200。
浮动电路200中的P型MOSFET器件包括含有P导电型的第二P扩散区域，其形成设置在深N阱60中的P阱80。具有P+导电型的第二漏极扩散区域形成漏极区域82且设置在P阱80中。具有P+导电型的第二源极扩散区域形成源极区域85。导电沟道形成在源极区域85与漏极区域82之间。多晶硅栅电极86设置在氧化物上以控制导电沟道中的电流流动。含有N+导电型的第二接触扩散区域形成接触区域84。
控制电路300中的N型MOSFET器件包括含有N导电型的第三N扩散区域，其形成设置在P衬底50中的N阱90。含有P导电型的第三P扩散区域形成P区域91且位于N阱90中。具有N+导电型的第三漏极扩散区域形成设置在N阱90中的漏极区域92。具有N+导电型的第三源极扩散区域形成源极区域94。导电沟道形成在源极区域94与漏极区域92之间。多晶硅栅电极96设置在氧化物上以控制导电沟道中的电流流动。含有P+导电型的第三接触扩散区域形成接触区域95。第三P扩散区域围绕源极区域94和接触区域95。二氧化硅绝缘层110覆盖多晶硅栅极和场氧化物。第一金属层125设置在二氧化硅绝缘层110上。第二金属层120和121设置在深N阱60的部分上，第二金属层120和121与第一金属层125交错以形成电容器。
所属领域的技术人员将明显看出，可在不偏离本发明的范围或精神的情况下，对本发明的结构进行各种修改和改变。鉴于前述内容，倘若本发明的修改和改变在所附权利要求书和其等同物的范围内，则希望本发明涵盖这些修改和改变。

Claims (9)

1.一种高压集成电路，其包括:
P衬底；
深N阱，其设置在前述P衬底中；
控制电路，其位于前述深N阱的外部；
浮动电路，其位于前述深N阱的内部；
第一金属层，其设置在前述深N阱的一部分上；以及
第二金属层，其设置在前述深N阱的一部分上；
多个第一P扩散区域，其设置在前述P衬底中，且前述第一P扩散区域和前述深N阱充当隔离结构；
其中前述第一金属层、前述第二金属层和介电层经设置以形成用于将前述控制电路的控制信号馈送到前述浮动电路的电容器，且前述深N阱形成高压结型势垒，以隔离前述控制电路与前述浮动电路。
2.根据权利要求1所述的高压集成电路，其中前述浮动电路包括至少一个N型MOSFET器件，前述N型MOSFET器件包括:
第一P阱，其设置在前述深N阱中；
第一N扩散区域，其位于前述第一P阱中；
第一漏极区域，其设置在前述第一N扩散区域中；
第一源极区域，其设置在前述第一P阱中，其中导电沟道形成在前述第一源极区域与前述第一漏极区域之间；以及
第一接触区域，其设置在前述第一P阱中。
3.根据权利要求1所述的高压集成电路，其中前述浮动电路包括至少一个P型MOSFET器件，前述P型MOSFET器件包括:
第二P阱，其设置在前述深N阱中；
第二漏极区域，其设置在前述第二P阱中；
第二源极区域，其设置在前述深N阱中，其中导电沟道形成于前述第二源极区域与前述第二漏极区域之间；以及
第二接触区域，其设置在前述深N阱中。
4.根据权利要求1所述的高压集成电路，其中前述控制电路包括至少一个N型MOSFET器件，前述N型MOSFET器件包括:
第一N阱，其设置在前述P衬底中；
第二P扩散区域，其位于前述第一N阱中；
第三漏极区域，其设置在前述第一N阱中；
第三源极区域，其设置在前述第二P扩散区域中，其中导电沟道形成在前述第三源极区域与前述第三漏极区域之间；以及
第三接触区域，其设置在前述第二P扩散区域中，其中前述第二P扩散区域围绕前述第三源极区域和前述第三接触区域。
5.一种集成电路，其包括:
P衬底；
深N阱，其设置在前述P衬底中；
控制电路，其位于前述深N阱的外部；以及
浮动电路，其位于前述深N阱的内部，其中前述深N阱形成高压结型势垒，以隔离前述控制电路与前述浮动电路；
多个第一P扩散区域，其设置在前述P衬底中，其中前述第一P扩散区域和前述深N阱充当隔离结构。
6.根据权利要求5所述的集成电路，其进一步包括:
第一金属层；以及
第二金属层，其设置在前述深N阱的一部分上，其中前述第一金属层和前述第二金属层形成用于将前述控制电路的控制信号馈送到前述浮动电路的电容器。
7.根据权利要求5所述的集成电路，其中前述浮动电路包括至少一个N型MOSFET器件，前述N型MOSFET器件包括:
第一P阱，其设置在前述深N阱中；
第一N扩散区域，其位于前述第一P阱中；
第一漏极区域，其设置在前述第一N扩散区域中；
第一源极区域，其中导电沟道形成在前述第一源极区域与前述第一漏极区域之间；以及
第一接触区域，其设置在前述第一P阱中。
8.根据权利要求5所述的集成电路，其中前述浮动电路包括至少一个P型MOSFET器件，前述P型MOSFET器件包括:
第二P阱，其设置在前述深N阱中；
第二漏极区域，其设置在前述第二P阱中；
第二源极区域，其中导电沟道形成在前述第二源极区域与前述第二漏极区域之间；以及
第二接触区域，其设置在前述深N阱中。
9.根据权利要求5所述的集成电路，其中前述控制电路包括至少一个N型MOSFET器件，前述N型MOSFET器件包括:
第一N阱，其设置在前述P衬底中；
第二P扩散区域，其位于前述第一N阱中；
第三漏极区域，其设置在前述第一N阱中；
第三源极区域，其设置在前述第二P扩散区域中，其中导电沟道形成在前述第三源极区域与前述第三漏极区域之间；以及
第三接触区域，其设置在前述第二P扩散区域中，其中前述第二P扩散区域围绕前述第三源极区域和前述第三接触区域。
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