JPH06196966A - 移動平均フィルタ - Google Patents
移動平均フィルタInfo
- Publication number
- JPH06196966A JPH06196966A JP35726092A JP35726092A JPH06196966A JP H06196966 A JPH06196966 A JP H06196966A JP 35726092 A JP35726092 A JP 35726092A JP 35726092 A JP35726092 A JP 35726092A JP H06196966 A JPH06196966 A JP H06196966A
- Authority
- JP
- Japan
- Prior art keywords
- moving average
- average filter
- output
- latch circuits
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 処理時間が短く且つ動作電流が少ない移動平
均フィルタを提供する。 【構成】 本発明は、入力信号の平滑化を行う移動平均
フィルタ１において、巡回出力手段２により、入力信号
をｎ個ずつサンプリングタイミング毎に巡回出力し、こ
の巡回出力手段２からのｎ個の出力信号を記憶手段３の
ｎ個のラッチ回路３ａ乃至３ｎにより各々一時記憶し、
各ラッチ回路３ａ乃至３ｎの出力信号を加算する、各段
がｎ／２，ｎ／４，ｎ／８，・・・ の関係でｍ段に亘って
漸減する構成の合計ｎ−１個の加算器からなる加算手段
７により加算処理するものである。これにより、動作速
度の高速化と動作電流の削減を図ることができる。
均フィルタを提供する。 【構成】 本発明は、入力信号の平滑化を行う移動平均
フィルタ１において、巡回出力手段２により、入力信号
をｎ個ずつサンプリングタイミング毎に巡回出力し、こ
の巡回出力手段２からのｎ個の出力信号を記憶手段３の
ｎ個のラッチ回路３ａ乃至３ｎにより各々一時記憶し、
各ラッチ回路３ａ乃至３ｎの出力信号を加算する、各段
がｎ／２，ｎ／４，ｎ／８，・・・ の関係でｍ段に亘って
漸減する構成の合計ｎ−１個の加算器からなる加算手段
７により加算処理するものである。これにより、動作速
度の高速化と動作電流の削減を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、移動平均フィルタに関
し、より詳しくは、オーバーサンプリングＡ／Ｄ変換器
におけるデシメーション（間引き）フィルタとして用い
て好適な移動平均フィルタに関する。
し、より詳しくは、オーバーサンプリングＡ／Ｄ変換器
におけるデシメーション（間引き）フィルタとして用い
て好適な移動平均フィルタに関する。
【０００２】
【従来の技術】従来より、移動平均フィルタとして、図
２、図３に示すものが知られている。図２に示す移動平
均フィルタ３０は、入力信号をシフトする従続接続した
ｎ個のシフトレジスタ３１ａ乃至３１ｎからなる記憶手
段３１と、入力信号と最終段のシフトレジスタ３１ｎか
らのｎサンプル遅れた信号との差分をとる差分演算器３
２と、この差分演算器３２に従続接続した積分手段３３
とを具備している。この積分手段３３は、出力信号をシ
フトするシフトレジスタ３４と、このシフトレジスタ３
４からの信号と差分演算器３２の出力信号とを繰り返し
加算する加算器３５とを具備している。
２、図３に示すものが知られている。図２に示す移動平
均フィルタ３０は、入力信号をシフトする従続接続した
ｎ個のシフトレジスタ３１ａ乃至３１ｎからなる記憶手
段３１と、入力信号と最終段のシフトレジスタ３１ｎか
らのｎサンプル遅れた信号との差分をとる差分演算器３
２と、この差分演算器３２に従続接続した積分手段３３
とを具備している。この積分手段３３は、出力信号をシ
フトするシフトレジスタ３４と、このシフトレジスタ３
４からの信号と差分演算器３２の出力信号とを繰り返し
加算する加算器３５とを具備している。
【０００３】図２に示す移動平均フィルタ３０によれ
ば、少ない構成要素であるため構成の簡略化を図ること
ができる。しかし、最終段に積分手段３３を用いている
ため、一旦誤動作が生じるとその影響がずっと保持され
てしまう。このため、積分手段３３にリーク要素を付加
する必要が生じ、かえって積分手段３３の構成が複雑に
なり、また特性が劣化するという問題があった。
ば、少ない構成要素であるため構成の簡略化を図ること
ができる。しかし、最終段に積分手段３３を用いている
ため、一旦誤動作が生じるとその影響がずっと保持され
てしまう。このため、積分手段３３にリーク要素を付加
する必要が生じ、かえって積分手段３３の構成が複雑に
なり、また特性が劣化するという問題があった。
【０００４】図３に示す移動平均フィルタ４０は、入力
信号をシフトする従続接続したｎ個のシフトレジスタ４
１ａ乃至４１ｎからなる記憶手段４１と、入力信号及び
各シフトレジスタ４１ａ乃至４１ｎからの信号を各々加
算するｎ−１個の加算器４２ａ乃至４２ｎ-1からなる加
算手段４２とを具備している。
信号をシフトする従続接続したｎ個のシフトレジスタ４
１ａ乃至４１ｎからなる記憶手段４１と、入力信号及び
各シフトレジスタ４１ａ乃至４１ｎからの信号を各々加
算するｎ−１個の加算器４２ａ乃至４２ｎ-1からなる加
算手段４２とを具備している。
【０００５】図３に示す移動平均フィルタ４０によれ
ば、積分器を用いない構成なので、例え加算処理の途中
で誤動作が生じても、やがては正常動作に復帰できると
いう利点がある。しかしながら、この移動平均フィルタ
４０の場合、ｎ−１個の加算器４２ａ乃至４２ｎ-1が１
サンプルタイミング毎に全て動作するため、処理時間が
長くなるという欠点があった。
ば、積分器を用いない構成なので、例え加算処理の途中
で誤動作が生じても、やがては正常動作に復帰できると
いう利点がある。しかしながら、この移動平均フィルタ
４０の場合、ｎ−１個の加算器４２ａ乃至４２ｎ-1が１
サンプルタイミング毎に全て動作するため、処理時間が
長くなるという欠点があった。
【０００６】また、移動平均フィルタ４０をＣＭＯＳ技
術でＩＣ化した場合、１サンプルタイミング毎に全ての
加算器４２ａ乃至４２ｎ-1の入力信号が変化するため、
全体の動作電流が大きくなってしまうという問題もあっ
た。
術でＩＣ化した場合、１サンプルタイミング毎に全ての
加算器４２ａ乃至４２ｎ-1の入力信号が変化するため、
全体の動作電流が大きくなってしまうという問題もあっ
た。
【０００７】
【発明が解決しようとする課題】上述したように従来の
移動平均フィルタ３０の場合には、積分手段３３の複雑
化、特性劣化を招くという問題があり、また、移動平均
フィルタ４０の場合には、処理時間が長く、動作電流も
大きくなってしまうという問題があった。
移動平均フィルタ３０の場合には、積分手段３３の複雑
化、特性劣化を招くという問題があり、また、移動平均
フィルタ４０の場合には、処理時間が長く、動作電流も
大きくなってしまうという問題があった。
【０００８】本発明は上記の事情に基づいてなされたも
のであり、処理時間が短く且つ動作電流が少ない移動平
均フィルタを提供することを目的とするものである。
のであり、処理時間が短く且つ動作電流が少ない移動平
均フィルタを提供することを目的とするものである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、入力信号の平滑化を行う移動平均フィル
タにおいて、入力信号をｎ＝２m 個（ｍは自然数）ずつ
サンプリングタイミング毎に巡回出力する巡回出力手段
と、この巡回出力手段からのｎ個の出力信号を一時記憶
するｎ個のラッチ回路からなる記憶手段と、前記ラッチ
手段に初段が接続され、前段の出力から選択された２つ
の信号を入力とし加算出力を出力する少なくとも１以上
の加算手段からなる段をｍ段有する多段加算手段を備え
たことを特徴とするものである。
めの本発明は、入力信号の平滑化を行う移動平均フィル
タにおいて、入力信号をｎ＝２m 個（ｍは自然数）ずつ
サンプリングタイミング毎に巡回出力する巡回出力手段
と、この巡回出力手段からのｎ個の出力信号を一時記憶
するｎ個のラッチ回路からなる記憶手段と、前記ラッチ
手段に初段が接続され、前段の出力から選択された２つ
の信号を入力とし加算出力を出力する少なくとも１以上
の加算手段からなる段をｍ段有する多段加算手段を備え
たことを特徴とするものである。
【００１０】
【作用】上述した構成の移動平均フィルタの作用を以下
に説明する。この移動平均フィルタにおける巡回出力手
段は、サンプリングタイミングに応じて入力信号をｎ個
の出力信号として巡回的に出力する。記憶手段のｎ個の
ラッチ回路は、巡回出力手段からのサンプリングタイミ
ング毎のｎ個の出力信号を各々ラッチする。加算手段の
加算器は、ｎ個のラッチ回路にラッチした各出力信号を
サンプリングタイミング毎に加算処理するが、このと
き、１回のサンプリングタイミング毎に実質的な加算処
理を行うのは、各段１個ずつ全部でｍ個の加算器であ
り、残余の加算器は動作中ではあるがその入力信号の変
化は生じ無い。この結果、移動平均フィルタの動作速度
を高速化できるとともに、ＣＭＯＳ技術でこの移動平均
フィルタをＩＣ化した場合でも加算手段の動作電流を小
さく抑えることができる。また、この移動平均フィルタ
は、積分器を用いていないので、例え加算処理の途中で
誤動作が生じてもやがては正常動作に復帰させることが
できる。
に説明する。この移動平均フィルタにおける巡回出力手
段は、サンプリングタイミングに応じて入力信号をｎ個
の出力信号として巡回的に出力する。記憶手段のｎ個の
ラッチ回路は、巡回出力手段からのサンプリングタイミ
ング毎のｎ個の出力信号を各々ラッチする。加算手段の
加算器は、ｎ個のラッチ回路にラッチした各出力信号を
サンプリングタイミング毎に加算処理するが、このと
き、１回のサンプリングタイミング毎に実質的な加算処
理を行うのは、各段１個ずつ全部でｍ個の加算器であ
り、残余の加算器は動作中ではあるがその入力信号の変
化は生じ無い。この結果、移動平均フィルタの動作速度
を高速化できるとともに、ＣＭＯＳ技術でこの移動平均
フィルタをＩＣ化した場合でも加算手段の動作電流を小
さく抑えることができる。また、この移動平均フィルタ
は、積分器を用いていないので、例え加算処理の途中で
誤動作が生じてもやがては正常動作に復帰させることが
できる。
【００１１】
【実施例】以下に本発明の一実施例について図面を参照
して詳細に説明する。図１に示す移動平均フィルタ１
は、入力信号をｎ個ずつサンプリングタイミング毎に巡
回出力する巡回出力手段２と、この巡回出力手段２から
のｎ個の出力信号を各々一時記憶するｎ個のラッチ回路
３ａ乃至３ｎからなる記憶手段３と、前記各ラッチ回路
３ａ乃至３ｎの出力信号を、各段がｎ／２，ｎ／４，ｎ
／８，・・・ の関係でｍ段に亘って漸減する構成の合計ｎ
−１個の加算器４ａ，４ｂ，・・・，５ａ，５ｂ，・・・ ，
６ａ，・・・ ，ｍａからなる加算手段７とを具備してい
る。
して詳細に説明する。図１に示す移動平均フィルタ１
は、入力信号をｎ個ずつサンプリングタイミング毎に巡
回出力する巡回出力手段２と、この巡回出力手段２から
のｎ個の出力信号を各々一時記憶するｎ個のラッチ回路
３ａ乃至３ｎからなる記憶手段３と、前記各ラッチ回路
３ａ乃至３ｎの出力信号を、各段がｎ／２，ｎ／４，ｎ
／８，・・・ の関係でｍ段に亘って漸減する構成の合計ｎ
−１個の加算器４ａ，４ｂ，・・・，５ａ，５ｂ，・・・ ，
６ａ，・・・ ，ｍａからなる加算手段７とを具備してい
る。
【００１２】巡回出力手段２は、基準クロックをカウン
トするカウンタ８と、このカウンタ８の出力信号に基づ
きサンプリングタイミングを示すタイミングクロックを
送出するデコーダ９と、このデコーダ９からのタイミン
グクロックにより入力信号に基づいたｎ（例えば、ｎ＝
２m 、但しｍは自然数）個のサンプリング用の出力信号
を各ラッチ回路３ａ乃至３ｎに送るマルチプレクサ１０
とを具備している。
トするカウンタ８と、このカウンタ８の出力信号に基づ
きサンプリングタイミングを示すタイミングクロックを
送出するデコーダ９と、このデコーダ９からのタイミン
グクロックにより入力信号に基づいたｎ（例えば、ｎ＝
２m 、但しｍは自然数）個のサンプリング用の出力信号
を各ラッチ回路３ａ乃至３ｎに送るマルチプレクサ１０
とを具備している。
【００１３】上述した構成の移動平均フィルタ１の作用
を以下に説明する。この移動平均フィルタ１における巡
回出力手段２のカウンタ８は、基準クロックをカウント
し、その結果をデコーダ９に送る。デコーダ９は、カウ
ンタ８の出力信号に基づきサンプリングタイミングを示
すタイミングクロックをマルチプレクサ１０に送る。こ
れによりマルチプレクサ１０は、サンプリングタイミン
グに応じて取り込んだ入力信号を、ｎ個の出力信号とし
て巡回的に出力する。記憶手段３のｎ個のラッチ回路３
ａ乃至３ｎは、巡回出力手段２からのサンプリングタイ
ミング毎のｎ個の出力信号を各々ラッチする。
を以下に説明する。この移動平均フィルタ１における巡
回出力手段２のカウンタ８は、基準クロックをカウント
し、その結果をデコーダ９に送る。デコーダ９は、カウ
ンタ８の出力信号に基づきサンプリングタイミングを示
すタイミングクロックをマルチプレクサ１０に送る。こ
れによりマルチプレクサ１０は、サンプリングタイミン
グに応じて取り込んだ入力信号を、ｎ個の出力信号とし
て巡回的に出力する。記憶手段３のｎ個のラッチ回路３
ａ乃至３ｎは、巡回出力手段２からのサンプリングタイ
ミング毎のｎ個の出力信号を各々ラッチする。
【００１４】加算手段７の合計ｎ−１個の加算器４ａ，
４ｂ，・・・ ，５ａ，５ｂ，・・・ ，６ａ，・・・ ，ｍａは、
ｎ個のラッチ回路にラッチした各出力信号をサンプリン
グタイミング毎に加算処理し、その結果を出力する。こ
れにより、高いサンプリング周波数から所望の低い周波
数に変換する。このとき、１回のサンプリングタイミン
グ毎に実質的な加算処理を行うのは、各段１個ずつ、即
ち、マルチプレクサ１０が、例えば図１に示すようにラ
ッチ回路３ａにサンプリング用の信号を送っている時に
は、加算器４ａ，５ａ，６ａ，・・・ ，ｍａの全部でｍ個
であり、残余の加算器４ｂ，５ｂ等は動作中であるがそ
の入力信号の変化は生じ無い。
４ｂ，・・・ ，５ａ，５ｂ，・・・ ，６ａ，・・・ ，ｍａは、
ｎ個のラッチ回路にラッチした各出力信号をサンプリン
グタイミング毎に加算処理し、その結果を出力する。こ
れにより、高いサンプリング周波数から所望の低い周波
数に変換する。このとき、１回のサンプリングタイミン
グ毎に実質的な加算処理を行うのは、各段１個ずつ、即
ち、マルチプレクサ１０が、例えば図１に示すようにラ
ッチ回路３ａにサンプリング用の信号を送っている時に
は、加算器４ａ，５ａ，６ａ，・・・ ，ｍａの全部でｍ個
であり、残余の加算器４ｂ，５ｂ等は動作中であるがそ
の入力信号の変化は生じ無い。
【００１５】この結果、図３に示す従来のものに比べて
動作速度を高速化できるとともに、ＣＭＯＳ技術でこの
移動平均フィルタ１をＩＣ化した場合でも加算手段７の
全てを一時に動作させる従来例のものに比べて、動作電
流を小さく抑えることができる。
動作速度を高速化できるとともに、ＣＭＯＳ技術でこの
移動平均フィルタ１をＩＣ化した場合でも加算手段７の
全てを一時に動作させる従来例のものに比べて、動作電
流を小さく抑えることができる。
【００１６】また、本実施例の移動平均フィルタ１は、
積分器を用いていないので、たとえ加算処理の途中で誤
動作が生じてもやがては正常動作に復帰させることがで
きる。
積分器を用いていないので、たとえ加算処理の途中で誤
動作が生じてもやがては正常動作に復帰させることがで
きる。
【００１７】本発明は、上述した実施例に限定されるも
のではなく、その要旨の範囲内で種々の変形が可能であ
る。
のではなく、その要旨の範囲内で種々の変形が可能であ
る。
【００１８】
【発明の効果】以上詳述した本発明によれば、特に巡回
出力手段及び加算手段を上記のように構成したことによ
り、動作速度の高速化を図るとともに、動作電流の削減
を図ることができる移動平均フィルタを提供することが
できる。
出力手段及び加算手段を上記のように構成したことによ
り、動作速度の高速化を図るとともに、動作電流の削減
を図ることができる移動平均フィルタを提供することが
できる。
【図１】本発明の一実施例である移動平均フィルタのブ
ロック図である。
ロック図である。
【図２】従来の移動平均フィルタのブロック図である。
【図３】従来の他の移動平均フィルタのブロック図であ
る。
る。
１ 移動平均フィルタ ２ 巡回出力手段 ３ 記憶手段 ７ 加算手段
Claims (2)
- 【請求項１】 入力信号の平滑化を行う移動平均フィル
タにおいて、入力信号をｎ＝２m 個（ｍは自然数）ずつ
サンプリングタイミング毎に巡回出力する巡回出力手段
と、この巡回出力手段からのｎ個の出力信号を一時記憶
するｎ個のラッチ回路からなる記憶手段と、 前記ラッチ手段に初段が接続され、前段の出力から選択
された２つの信号を入力とし加算出力を出力する少なく
とも１以上の加算手段からなる段をｍ段有する多段加算
手段を備えたことを特徴とする移動平均フィルタ。 - 【請求項２】 前記ｎ個の出力信号は、ｎ＝２m （但
し、ｍは自然数）である請求項１記載の移動平均フィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35726092A JPH06196966A (ja) | 1992-12-24 | 1992-12-24 | 移動平均フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35726092A JPH06196966A (ja) | 1992-12-24 | 1992-12-24 | 移動平均フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196966A true JPH06196966A (ja) | 1994-07-15 |
Family
ID=18453210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35726092A Withdrawn JPH06196966A (ja) | 1992-12-24 | 1992-12-24 | 移動平均フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419385A2 (fr) * | 1989-09-21 | 1991-03-27 | Elf Atochem S.A. | Procédé de fabrication de pulpes végétales blanchies |
| JP2000245063A (ja) * | 1999-02-18 | 2000-09-08 | Hitachi Ltd | 電力系統シミュレート装置 |
-
1992
- 1992-12-24 JP JP35726092A patent/JPH06196966A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419385A2 (fr) * | 1989-09-21 | 1991-03-27 | Elf Atochem S.A. | Procédé de fabrication de pulpes végétales blanchies |
| JP2000245063A (ja) * | 1999-02-18 | 2000-09-08 | Hitachi Ltd | 電力系統シミュレート装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |