JPH0494211A - Chattering elimination circuit - Google Patents

Abstract

PURPOSE:To eliminate chattering of an input signal completely and to facilitate circuit integration by using an AND gate, a NOR gate and a JK flip-flop and devising an output signal not to be switched except for the case that all plural parallel signals are at a high level or a low level. CONSTITUTION:D flip-flops 6-8 of a 3-bit shift register 1 generate parallel output signals S3-S5 resulting from deviating a phase of an input signal S2 by a drive period of a drive clock signal S1 respectively from output terminals 1Q-3Q. An AND gate 2 outputs a high level signal to a J input terminal of a JK flip- flop 4 only when the parallel output signals S3-S5 are all at a high level signal. On the other hand, a NOR gate 3 outputs a high level signal to a K input terminal of the JK flip-flop 4 only when the parallel output signals S3-S5 are all at a low level signal. Thus, fluctuation included in the input signal S2 due to chattering is eliminated and the circuit is easily realized by an IC.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明は、デジタル信号からチャタリングを除去するチ
ャタリング除去回路に関する。The present invention relates to a chattering removal circuit that removes chattering from digital signals.

【従来の技術】[Conventional technology]

従来、チャタリング除去回路としては第４図に示すもの
がある。このチャタリング除去回路は、抵抗Ｒとコンデ
ンサＣからなる積分器１１と、シュミット・トリガ・イ
ンバータ１２と、インバータ１３で構成している。 そして、入力信号のチャタリングによる変動を積分器１
１で除去する。次に、上記ツユミツト・トリガ・インバ
ータ１２が上記チャタリングを除去した入力信号をデジ
タル信号に波形整形する。 次に、上記インバータＩ３が、上記シュミット・トリガ
・インバータ１２で波形整形した入力信号の反転した論
理を元に戻した出力信号を出力する。Conventionally, there is a chattering removal circuit shown in FIG. This chattering removal circuit is composed of an integrator 11 consisting of a resistor R and a capacitor C, a Schmitt trigger inverter 12, and an inverter 13. Then, the integrator 1
Remove with 1. Next, the above-mentioned tweet trigger inverter 12 waveform-shapes the input signal from which the chattering has been removed into a digital signal. Next, the inverter I3 outputs an output signal which is the inverted logic of the input signal waveform-shaped by the Schmitt trigger inverter 12 and restored to its original state.

【発明が解決しようとする課題】[Problem to be solved by the invention]

しかしながら、上記従来のチャタリング除去回路は、Ｉ
Ｃ化に際しトランジスタに較べて大きな面積を必要とす
る抵抗ＲとコンデンサＣからなる積分器１１を用いてい
るので、ＩＣ化が難しいという問題がある。 そこで、本発明の目的は、ＩＣ化が容易なチャタリング
除去回路を提供することにある。However, the conventional chattering removal circuit described above is
Since the integrator 11 consisting of a resistor R and a capacitor C, which require a larger area than a transistor, is used, there is a problem in that it is difficult to convert it into an IC. SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a chattering removal circuit that can be easily integrated into an IC.

【課題を解決するための手段】[Means to solve the problem]

上記目的を達成するため、本発明のチャタリング除去回
路は、クロック入力端子から駆動クロック信号が入力さ
れ、上記駆動クロック信号のクロック周期で、信号入力
端子から入力された入力信号をサンプリングし、上記入
力信号を複数のパラレル信号に変換するシフトレジスタ
と、上記シフトレジスタから上記複数のパラレル信号を
受けて上記複数のパラレル信号がすへて高レベルである
場合に高レベル信号を出力するアントゲートと、上記シ
フトレジスタから上記複数のパラレル信号を受けて上記
複数のパラレル信号がすべて低レベルである場合に高レ
ベル信号を出力するノアゲートと、上記アンドゲートの
出力信号をＪ入力端子に受ける一方、上記ノアゲートの
出力信号をに入力端子に受けてＱ出力端子から出力信号
を出力するＪＫフリップフロップを備えたことを特徴と
している。In order to achieve the above object, the chattering removal circuit of the present invention receives a drive clock signal from a clock input terminal, samples the input signal input from the signal input terminal at the clock cycle of the drive clock signal, and samples the input signal input from the signal input terminal. a shift register that converts a signal into a plurality of parallel signals; an ant gate that receives the plurality of parallel signals from the shift register and outputs a high level signal when the plurality of parallel signals are all at a high level; a NOR gate that receives the plurality of parallel signals from the shift register and outputs a high level signal when all of the plurality of parallel signals are at a low level; The device is characterized in that it is equipped with a JK flip-flop which receives an output signal at its input terminal and outputs an output signal from its Q output terminal.

【作用】[Effect]

ソフトレジスタの信号入力端子から入力された入力信号
は、シフトレジスタのクロック入力端子から入力された
駆動クロック信号のクロック周期でサンプリングされ、
それぞれ、上記クロック周期だけ位相がずれた複数のパ
ラレル信号に変換される。上記複数のパラレル信号はア
ンドゲートおよびノアゲートに入力される。上記パラレ
ル信号がすべて高レベルになった場合にのみ、上記アン
ドゲートがＪＫフリップのＪ入力端子に高レベル信号を
出力する。このとき上記ＪＫフリップフロップのＱ出力
が低レベルであれば、上記Ｑ出力は高レベルに切り換わ
り、上記ＪＫフリップフロップのＱ出力端子の出力信号
は高レベル信号になる。 一方、上記パラレル信号がすべて低レベルになった場合
にのみ、上記ノアゲートが上記ＪＫフリップフロップの
に入力端子に高レベル信号を出力する。このとき、上記
ＪＫフリップフロップのＱ出力が高レベルであれば、上
記Ｑ出力は低レベルに切り換わり、上記ＪＫフリップフ
ロップのＱ出力端子の出力信号は低レベル信号になる。 このように、入力信号からのサンプリングがクロック周
期ずつずれた複数のパラレル信号がすべて高レベル信号
あるいは低レベル信号になって初めて出力信号の切り換
えを可能としているので、入力信号のチャタリングが除
去される。The input signal input from the signal input terminal of the soft register is sampled at the clock period of the drive clock signal input from the clock input terminal of the shift register, and
Each of these signals is converted into a plurality of parallel signals whose phases are shifted by the clock period. The plurality of parallel signals are input to an AND gate and a NOR gate. The AND gate outputs a high level signal to the J input terminal of the JK flip only when all the parallel signals are at high level. At this time, if the Q output of the JK flip-flop is at a low level, the Q output switches to a high level, and the output signal of the Q output terminal of the JK flip-flop becomes a high level signal. On the other hand, the NOR gate outputs a high level signal to the input terminal of the JK flip-flop only when all the parallel signals become low level. At this time, if the Q output of the JK flip-flop is at a high level, the Q output switches to a low level, and the output signal of the Q output terminal of the JK flip-flop becomes a low level signal. In this way, it is possible to switch the output signal only when the multiple parallel signals whose sampling from the input signal is shifted by a clock period are all high-level signals or low-level signals, so the chattering of the input signal is eliminated. .

【実施例】【Example】

以下、本発明を図示の実施例により詳細に説明する。 第１図は本実施例のチャタリング除去回路の回路図であ
る。第２図は上記チャタリング除去回路のタイミング図
である。このチャタリング除去回路は、第１図に示すよ
うに、３ビツトシフトレジスタ１と、アンドゲート２と
、ノアゲート３と、ＪＫフリップフロップ４と、インバ
ータ５を備えている。上記３ビツトシフトレジスタｌは
、３つのＤフリップフロップ６．７．８を直列接続して
なる。上記Ｄフリップフロップ６の入力端子！Ｄには信
号入力端子を接続している。また、上記３つのＤフリッ
プフロップ６．７．８のクロック入力にはクロック入力
端子を接続している。上記Ｄフリップフロップ６とＤフ
リップフロップ７との接続点と、上記Ｄフリップフロッ
プ７と上記Ｄフリップフロップ８との接続点と、上記Ｄ
フリップフロップ８の出力端子３Ｑは上記アンドゲート
２および上記ノアゲート３の入力側と接続している。上
記アンドゲート２の出力側は上記ＪＫフリップフロップ
４のＪ入力端子に接続している。上記ノアゲート３の出
力側は上記ＪＫフリップフロップ４のに入力端子に接続
している。上記ＪＫフリップフロップ４のクロック入力
には、インバータ５を介してクロック入力端子を接続し
ている。上記ＪＫフリップフロップ４のＱ出力端子は出
力端子に接続している。上述のように、上記チャタリン
グ除去回路は、ＩＣ化に際し、トランジスタに較べて大
きな面積を必要とする抵抗やコンデンサを用いないで構
成しているので、容易にＩＣ化できる。 上記構成において、上記３ビツトシフトレジスタｌは信
号入力端子から入力信号Ｓ２を受けると共にクロック入
力端子から駆動クロック信号Ｓｌを受ける。そして、上
記３ビツトシフトレジスタｌのＤフリップフロップ６．
７．８はその出力端子ＩＱ　　２Ｑ、３Ｑから上記入力
信号をそれぞれ上記駆動クロック信号Ｓ１の駆動周期ず
つ位相をずらした第２図に示すようなパラレル出力信号
Ｓ３゜Ｓ４．Ｓ５を発生する。そして、上記アンドゲー
ト２および上記ノアゲート３はその入力側に上記パラレ
ル出力信号Ｓ３．Ｓ４．Ｓ５を受ける。上記アンドゲー
ト２は、上記パラレル出力信号Ｓ３゜Ｓ４．Ｓ５がすべ
て高レベル信号になった場合にのみ高レベル信号を上記
ＪＫフリヴブフロップ４のＪ入力端子に出力する。この
場合、上記ＪＫフリップフロップ４は、上記駆動クロッ
ク信号Ｓｌの立ち下がり時に、上記Ｊ入力端子に受けた
上記高レベル信号を検出する。そして、このとき上記Ｊ
Ｋフリップフロップ４のＱ出力が低レベルであれば、上
記Ｑ出力は高レベルに切り換わって、上記ＪＫフリップ
フロップ４のＱ出力端子の出力信号Ｓ８は高レベルにな
る。一方、上記ノアゲート３は、上記パラレル出力信号
Ｓ３．Ｓ４．Ｓ５がすべて低レベル信号になった場合に
のみ、高レベル信号を上記ＪＫフリップフロップ４のに
入力信号に出力する。この場合、上記ＪＫフリップフロ
ップ４は、上記駆動クロックＳｌの立ち下り時に、上記
に入力端子に受けた上記高レベル信号を検出する。そし
て、このとき上記ＪＫフリップフロップ４のＱ出力が高
レベルであれば、上記Ｑ出力は低レベルに切り換わ、っ
て、上記ＪＫフリップフロップ４のＱ出力端子の出力信
号Ｓ８は低レベルになる。言い換えると、上記３ピツト
ソフトレジスタ１がサンプリングしｒこ入力信号Ｓ２が
３ビツト連続して高レベルとなった時または３ビツト連
続して低レベルとなった時以外には、上記出力信号Ｓ８
は切り換わらない。したがって、上記入力信号Ｓ２が含
むチャタリングによる変動を除去できる。 尚、本実施例では、シフトレジスタとして３ビツトシフ
トレンスタを用いたが、シフトレジスタの段数は３ビツ
トに限るものではない。第３図に示すように、シフトレ
ジスタとして３ビツト以上の多段のシフトレジスタを使
用した場合には、入力信号がより安定した時点で出力信
号を切り換えてチャタリングを除去することができる。Hereinafter, the present invention will be explained in detail with reference to illustrated embodiments. FIG. 1 is a circuit diagram of the chattering removal circuit of this embodiment. FIG. 2 is a timing diagram of the chattering removal circuit. This chattering removal circuit includes a 3-bit shift register 1, an AND gate 2, a NOR gate 3, a JK flip-flop 4, and an inverter 5, as shown in FIG. The 3-bit shift register 1 is formed by connecting three D flip-flops 6.7.8 in series. Input terminal of the above D flip-flop 6! A signal input terminal is connected to D. Further, clock input terminals are connected to the clock inputs of the three D flip-flops 6, 7, and 8. A connection point between the D flip-flop 6 and the D flip-flop 7, a connection point between the D flip-flop 7 and the D flip-flop 8, and a connection point between the D flip-flop 6 and the D flip-flop 7;
The output terminal 3Q of the flip-flop 8 is connected to the input sides of the AND gate 2 and the NOR gate 3. The output side of the AND gate 2 is connected to the J input terminal of the JK flip-flop 4. The output side of the NOR gate 3 is connected to the input terminal of the JK flip-flop 4. A clock input terminal is connected to the clock input of the JK flip-flop 4 via an inverter 5. The Q output terminal of the JK flip-flop 4 is connected to an output terminal. As described above, the chattering removal circuit can be easily integrated into an IC because it is constructed without using a resistor or capacitor that requires a larger area than a transistor. In the above configuration, the 3-bit shift register I receives the input signal S2 from the signal input terminal and the driving clock signal Sl from the clock input terminal. Then, the D flip-flop 6. of the 3-bit shift register l.
7.8 is a parallel output signal S3°S4. Generate S5. The AND gate 2 and the NOR gate 3 have the parallel output signal S3. S4. Take S5. The AND gate 2 receives the parallel output signals S3°S4. A high level signal is output to the J input terminal of the JK frivuv flop 4 only when all S5 signals become high level signals. In this case, the JK flip-flop 4 detects the high level signal received at the J input terminal at the falling edge of the drive clock signal Sl. At this time, the above J
If the Q output of the K flip-flop 4 is at a low level, the Q output is switched to a high level, and the output signal S8 at the Q output terminal of the JK flip-flop 4 becomes a high level. On the other hand, the NOR gate 3 receives the parallel output signal S3. S4. A high level signal is outputted to the input signal of the JK flip-flop 4 only when all S5 become low level signals. In this case, the JK flip-flop 4 detects the high level signal received at the input terminal at the falling edge of the drive clock Sl. At this time, if the Q output of the JK flip-flop 4 is at a high level, the Q output is switched to a low level, and the output signal S8 of the Q output terminal of the JK flip-flop 4 goes to a low level. Become. In other words, except when the 3-pit soft register 1 samples and the input signal S2 has 3 consecutive bits of high level or 3 consecutive bits of low level, the output signal S8
is not switched. Therefore, fluctuations caused by chattering contained in the input signal S2 can be removed. In this embodiment, a 3-bit shift register is used as the shift register, but the number of stages of the shift register is not limited to 3 bits. As shown in FIG. 3, when a multi-stage shift register of 3 bits or more is used as the shift register, chattering can be removed by switching the output signal when the input signal becomes more stable.

【発明の効果】【Effect of the invention】

以上の説明より明らかなように、本発明のチャタリング
除去回路はシフトレジスタが、駆動クロックのクロック
周期でサンプリングした入力信号を複数のパラレル信号
に変換し、アンドゲートとノアゲートとＪＫフリップフ
ロップを用いて、上記複数のパラレル信号がすべて高レ
ベルあるいはすべて低レベルである場合以外は、出力信
号を切り換えないようにしているので、入力信号のチャ
タリングを完全に除去できる。 また、本発明のチャタリング除去回路は、１ｃ化に際し
トランジスタに較べて大きな面積を必要とする抵抗やコ
ンデンサを用いずに、シフトレジスタと、アントゲート
、ノアゲートとＪＫフリップフロップで構成しているの
で、容易にＩＣ化できる。As is clear from the above explanation, in the chattering removal circuit of the present invention, the shift register converts the input signal sampled at the clock cycle of the drive clock into a plurality of parallel signals, and uses an AND gate, a NOR gate, and a JK flip-flop. Since the output signal is not switched unless all of the plurality of parallel signals are at high level or all at low level, chattering of the input signal can be completely eliminated. In addition, the chattering removal circuit of the present invention is composed of a shift register, an ant gate, a NOR gate, and a JK flip-flop, without using a resistor or capacitor, which requires a larger area than a transistor when converting to a 1C. Can be easily integrated into IC.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のチャタリング除去回路の一実施例の回
路図、第２図は上記実施例の動作タイミングを示すタイ
ミング図、第３図は本発明の他の実施例の回路図、第４
図は従来のチャタリング除去回路の回路図である。 １・・・３ピツトソフトレジスタ、 ２・・アンドゲート、　　３・・・ノアゲート、４・・
ＪＫフリップフロップ、 ５・・インバータ、　　１１・・・積分器、１２・　ン
ュミット・トリガ・インバータ。FIG. 1 is a circuit diagram of one embodiment of the chattering removal circuit of the present invention, FIG. 2 is a timing diagram showing the operation timing of the above embodiment, FIG. 3 is a circuit diagram of another embodiment of the present invention, and FIG.
The figure is a circuit diagram of a conventional chattering removal circuit. 1...3 pit soft register, 2...AND gate, 3...Noah gate, 4...
JK flip-flop, 5. Inverter, 11. Integrator, 12. Numit trigger inverter.

Claims (1)

【特許請求の範囲】[Claims] （１）クロック入力端子から駆動クロック信号が入力さ
れ、上記駆動クロック信号のクロック周期で、信号入力
端子から入力された入力信号をサンプリングし、上記入
力信号を複数のパラレル信号に変換するシフトレジスタ
と、 上記シフトレジスタから上記複数のパラレル信号を受け
て上記複数のパラレル信号がすべて高レベルである場合
に高レベル信号を出力するアンドゲートと、 上記シフトレジスタから上記複数のパラレル信号を受け
て上記複数のパラレル信号がすべて低レベルである場合
に高レベル信号を出力するノアゲートと、 上記アンドゲートの出力信号をＪ入力端子に受ける一方
、上記ノアゲートの出力信号をＫ入力端子に受けてＱ出
力端子から出力信号を出力するＪＫフリップフロップを
備えたことを特徴とするチャタリング除去回路。(1) A shift register that receives a driving clock signal from a clock input terminal, samples the input signal input from the signal input terminal at the clock cycle of the driving clock signal, and converts the input signal into a plurality of parallel signals. , an AND gate that receives the plurality of parallel signals from the shift register and outputs a high level signal when all of the plurality of parallel signals are at high level; and an AND gate that receives the plurality of parallel signals from the shift register and outputs a high level signal. A NOR gate outputs a high level signal when all parallel signals of are at low level, and the J input terminal receives the output signal of the above AND gate, while the K input terminal receives the output signal of the above NOR gate, and the output signal is output from the Q output terminal. A chattering removal circuit comprising a JK flip-flop that outputs an output signal.