JP2602404Y2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JP2602404Y2 JP2602404Y2 JP1992082421U JP8242192U JP2602404Y2 JP 2602404 Y2 JP2602404 Y2 JP 2602404Y2 JP 1992082421 U JP1992082421 U JP 1992082421U JP 8242192 U JP8242192 U JP 8242192U JP 2602404 Y2 JP2602404 Y2 JP 2602404Y2
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- Japan
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- signal
- output
- circuit
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Description
【０００１】
【産業上の利用分野】本考案は、速度検出や時間測定、
基準時間間隔の作成等の用途に適したカウンタ回路に関
し、特に、キャリー信号の出力制御に関する。
基準時間間隔の作成等の用途に適したカウンタ回路に関
し、特に、キャリー信号の出力制御に関する。
【０００２】
【従来の技術】一般にカウンタ回路は、フリップフロッ
プ等から成るレジスタを複数段縦続させて構成され、全
段レジスタの出力信号がアクティブになった時点でキャ
リー信号（桁上げ信号）を出力する構成をとっている。
プ等から成るレジスタを複数段縦続させて構成され、全
段レジスタの出力信号がアクティブになった時点でキャ
リー信号（桁上げ信号）を出力する構成をとっている。
【０００３】例えば、図２に示すバイナリカウンタで
は、クロック信号ＣＬＫにより動作同期がとられるＪ−
Ｋフリップフロップ２０ａ〜２０ｃをＡＮＤ回路２１
ａ，２１ｂを介して三段縦続すると共に、各Ｊ−Ｋフリ
ップフロップ２０ａ〜２０ｃの夫々の出力をＡＮＤ回路
２１ｃに入力することで、キャリー信号ＣＹの出力条件
を判断している。
は、クロック信号ＣＬＫにより動作同期がとられるＪ−
Ｋフリップフロップ２０ａ〜２０ｃをＡＮＤ回路２１
ａ，２１ｂを介して三段縦続すると共に、各Ｊ−Ｋフリ
ップフロップ２０ａ〜２０ｃの夫々の出力をＡＮＤ回路
２１ｃに入力することで、キャリー信号ＣＹの出力条件
を判断している。
【０００４】各ＡＮＤ回路２１ａ〜２１ｃには、各Ｊ−
Ｋフリップフロップ２０ａ〜２０ｃの動作を許容するた
めのイネーブル信号ＥＮが入力されており、通常は、図
３のタイミングチャートに示すように、全段Ｊ−Ｋフリ
ップフロップ２０ａ〜２０ｃの出力ａ，ｂ，ｃとイネー
ブル信号ＥＮとが全てアクティブのときにキャリー信号
ＣＹもアクティブになる。
Ｋフリップフロップ２０ａ〜２０ｃの動作を許容するた
めのイネーブル信号ＥＮが入力されており、通常は、図
３のタイミングチャートに示すように、全段Ｊ−Ｋフリ
ップフロップ２０ａ〜２０ｃの出力ａ，ｂ，ｃとイネー
ブル信号ＥＮとが全てアクティブのときにキャリー信号
ＣＹもアクティブになる。
【０００５】図示の例は、初段Ｊ−Ｋフリップフロップ
２０ａの出力ａがイネーブル信号ＥＮの立ち下がり、次
段以降のＪ−Ｋフリップフロップ２０ｂ，２０ｃの出力
ｂ，ｃが前段パルスの立ち下がりで夫々アクティブとな
り、また、イネーブル信号ＥＮとクロック信号ＣＬＫと
が夫々独立のタイミングでカウンタ回路に入力される場
合の正常動作タイミングが示されている。
２０ａの出力ａがイネーブル信号ＥＮの立ち下がり、次
段以降のＪ−Ｋフリップフロップ２０ｂ，２０ｃの出力
ｂ，ｃが前段パルスの立ち下がりで夫々アクティブとな
り、また、イネーブル信号ＥＮとクロック信号ＣＬＫと
が夫々独立のタイミングでカウンタ回路に入力される場
合の正常動作タイミングが示されている。
【０００６】
【考案が解決しようとする課題】このように、この種の
カウンタ回路では、イネーブル信号ＥＮがアクティブの
ときにクロック信号ＣＬＫに同期して各段のＪ−Ｋフリ
ップフロップ２０ａ〜２０ｃが動作するよう設計されて
いる。
カウンタ回路では、イネーブル信号ＥＮがアクティブの
ときにクロック信号ＣＬＫに同期して各段のＪ−Ｋフリ
ップフロップ２０ａ〜２０ｃが動作するよう設計されて
いる。
【０００７】しかし、イネーブル信号ＥＮのアクティブ
タイミングが論理回路や配線の遅延時間等の影響で規定
より遅れた場合にはキャリー出力ＣＹが不正なタイミン
グで出力されて計測値に誤差を生じる場合があった。
タイミングが論理回路や配線の遅延時間等の影響で規定
より遅れた場合にはキャリー出力ＣＹが不正なタイミン
グで出力されて計測値に誤差を生じる場合があった。
【０００８】例えば、図４は、図２の構成においてイネ
ーブル信号ＥＮの発出タイミングがクロック信号ＣＬＫ
の半周期分遅延した状態を示しており、この状態のとき
には、破線で示す不正なキャリー信号が出力される。そ
のため、従来構成のカウンタ回路では、速度検出や時間
測定、基準時間間隔の作成等のような用途には使用でき
ない問題があった。
ーブル信号ＥＮの発出タイミングがクロック信号ＣＬＫ
の半周期分遅延した状態を示しており、この状態のとき
には、破線で示す不正なキャリー信号が出力される。そ
のため、従来構成のカウンタ回路では、速度検出や時間
測定、基準時間間隔の作成等のような用途には使用でき
ない問題があった。
【０００９】本考案は、かかる問題点に鑑みてなされた
もので、その目的とするところは、キャリー信号の不正
出力を防止する構成のカウンタ回路を提供することにあ
る。
もので、その目的とするところは、キャリー信号の不正
出力を防止する構成のカウンタ回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成する本考
案の構成は、イネーブル信号入力により夫々の動作が許
容されると共にクロック信号により動作同期がとられる
複数段のレジスタを縦続し、全段レジスタの出力信号及
びイネーブル信号がアクティブになるとキャリー信号が
生成出力されるカウンタ回路において、前記クロック信
号の半周期過去の全段レジスタの出力信号状態を保持す
る記憶回路と、この記憶回路の出力と現在の全段レジス
タの出力信号及びイネーブル信号とが共にアクティブの
ときに前記キャリー信号を出力させる信号出力制御回路
とを設けたことを特徴とする。
案の構成は、イネーブル信号入力により夫々の動作が許
容されると共にクロック信号により動作同期がとられる
複数段のレジスタを縦続し、全段レジスタの出力信号及
びイネーブル信号がアクティブになるとキャリー信号が
生成出力されるカウンタ回路において、前記クロック信
号の半周期過去の全段レジスタの出力信号状態を保持す
る記憶回路と、この記憶回路の出力と現在の全段レジス
タの出力信号及びイネーブル信号とが共にアクティブの
ときに前記キャリー信号を出力させる信号出力制御回路
とを設けたことを特徴とする。
【００１１】
【作用】全段レジスタの出力が、記憶回路にて各クロッ
ク信号の半周期過去の信号として信号出力制御回路に導
かれる。信号出力制御回路では、この記憶回路の出力信
号と現在の全段レジスタの出力信号及びイネーブル信号
とを監視し、全ての信号がアクティブのときにキャリー
信号を出力する。キャリー信号の正当発出タイミング時
には、イネーブル信号及び各段レジスタの出力信号の信
号状態が同一であり、しかもクロック信号の半周期過去
の時点でも同様の関係が維持されているのでキャリー信
号が出力される。これに対し、イネーブル信号がクロッ
ク信号の半周期分遅延する場合には上記関係がくずれ、
記憶回路の出力信号がインアクティブとなるので、キャ
リー信号の出力が阻止される。
ク信号の半周期過去の信号として信号出力制御回路に導
かれる。信号出力制御回路では、この記憶回路の出力信
号と現在の全段レジスタの出力信号及びイネーブル信号
とを監視し、全ての信号がアクティブのときにキャリー
信号を出力する。キャリー信号の正当発出タイミング時
には、イネーブル信号及び各段レジスタの出力信号の信
号状態が同一であり、しかもクロック信号の半周期過去
の時点でも同様の関係が維持されているのでキャリー信
号が出力される。これに対し、イネーブル信号がクロッ
ク信号の半周期分遅延する場合には上記関係がくずれ、
記憶回路の出力信号がインアクティブとなるので、キャ
リー信号の出力が阻止される。
【００１２】
【実施例】次に、図面を参照して本考案の実施例を説明
する。なお、本考案は、従来のカウンタ回路を改良した
ものなので、図２に示した構成と同一機能の部品、信号
については同一符号を付してその説明を省略する。
する。なお、本考案は、従来のカウンタ回路を改良した
ものなので、図２に示した構成と同一機能の部品、信号
については同一符号を付してその説明を省略する。
【００１３】図１は本考案の一実施例に係るカウンタ回
路の構成図であり、従来のカウンタ回路に、キャリー信
号の不正出力を防ぐキャリー不正出力防止回路が付加さ
れている。
路の構成図であり、従来のカウンタ回路に、キャリー信
号の不正出力を防ぐキャリー不正出力防止回路が付加さ
れている。
【００１４】このキャリー不正出力防止回路は、具体的
には、記憶部（記憶回路）とキャリー信号出力制御部
（信号出力制御回路）とで構成される。
には、記憶部（記憶回路）とキャリー信号出力制御部
（信号出力制御回路）とで構成される。
【００１５】記憶部は、各段Ｊ−Ｋフリップフロップ２
０ａ〜２０ｃの出力信号をＡＮＤ回路２１ｃを経由して
Ｄ型フリップフロップ１の信号端子Ｄに入力すると共
に、Ｄ型フリップフロップ１のクロック端子ＱCに共通
のクロック信号ＣＬＫを入力することで実現する。この
ようにすれば、全段Ｊ−Ｋフリップフロップ２０ａ〜２
０ｃの出力が、クロック信号ＣＬＫの半周期分だけ遅れ
て出力端子Ｑより出力される。
０ａ〜２０ｃの出力信号をＡＮＤ回路２１ｃを経由して
Ｄ型フリップフロップ１の信号端子Ｄに入力すると共
に、Ｄ型フリップフロップ１のクロック端子ＱCに共通
のクロック信号ＣＬＫを入力することで実現する。この
ようにすれば、全段Ｊ−Ｋフリップフロップ２０ａ〜２
０ｃの出力が、クロック信号ＣＬＫの半周期分だけ遅れ
て出力端子Ｑより出力される。
【００１６】また、キャリー信号出力制御部は、このＤ
型フリップフロップ１の出力信号と、各段Ｊ−Ｋフリッ
プフロップ２０ａ〜２０ｃの出力信号及びイネーブル信
号ＥＮとを出力ＡＮＤ回路２１ｄに導き、これら信号の
ＡＮＤ条件をとることで実現する。
型フリップフロップ１の出力信号と、各段Ｊ−Ｋフリッ
プフロップ２０ａ〜２０ｃの出力信号及びイネーブル信
号ＥＮとを出力ＡＮＤ回路２１ｄに導き、これら信号の
ＡＮＤ条件をとることで実現する。
【００１７】上記構成のカウンタ回路において、各フリ
ップフロップ２０ａ〜２０ｃ，１が夫々クロック信号Ｃ
ＬＫの立ち下がりで動作状態になるものとすると、クロ
ック信号の立ち上がり（半周期過去）時の信号状態と現
在の信号状態とのＡＮＤ条件がとられ、各信号が全てア
クティブ、即ち論理”１”でなければキャリー信号ＣＹ
は出力されないことになる。従って、イネーブル信号Ｅ
Ｎがクロック信号ＣＬＫの半周期遅延したときは不正タ
イミングであるとしてキャリー信号ＣＹの発出が阻止さ
れる。これによりカウンタ回路の誤計測を防止すること
ができる。
ップフロップ２０ａ〜２０ｃ，１が夫々クロック信号Ｃ
ＬＫの立ち下がりで動作状態になるものとすると、クロ
ック信号の立ち上がり（半周期過去）時の信号状態と現
在の信号状態とのＡＮＤ条件がとられ、各信号が全てア
クティブ、即ち論理”１”でなければキャリー信号ＣＹ
は出力されないことになる。従って、イネーブル信号Ｅ
Ｎがクロック信号ＣＬＫの半周期遅延したときは不正タ
イミングであるとしてキャリー信号ＣＹの発出が阻止さ
れる。これによりカウンタ回路の誤計測を防止すること
ができる。
【００１８】なお、本実施例は三段レジスタ縦続のバイ
ナリカウンタの例について説明したが、レジスタ縦続段
数は任意で良く、また、記憶部のＤ型フリップフロップ
１は、他の遅延素子にて代用することもできる。
ナリカウンタの例について説明したが、レジスタ縦続段
数は任意で良く、また、記憶部のＤ型フリップフロップ
１は、他の遅延素子にて代用することもできる。
【００１９】
【考案の効果】以上説明したように、本考案では、クロ
ック信号の半周期過去の全段レジスタの出力信号と現在
の全段レジスタの出力信号及びイネーブル出力とが共に
アクティブのときのみキャリー信号を出力する構成にし
たので、イネーブル信号の遅延の影響でキャリー信号が
不正タイミングで出力されることが無くなり、カウンタ
回路の動作信頼性が格段に向上する。従って、速度検出
や時間測定、基準間隔の作成等の用途にも適用すること
ができ、汎用性の高いカウンタ回路を提供することがで
きる。
ック信号の半周期過去の全段レジスタの出力信号と現在
の全段レジスタの出力信号及びイネーブル出力とが共に
アクティブのときのみキャリー信号を出力する構成にし
たので、イネーブル信号の遅延の影響でキャリー信号が
不正タイミングで出力されることが無くなり、カウンタ
回路の動作信頼性が格段に向上する。従って、速度検出
や時間測定、基準間隔の作成等の用途にも適用すること
ができ、汎用性の高いカウンタ回路を提供することがで
きる。
【図１】本考案の一実施例に係るカウンタ回路の構成
図。
図。
【図２】従来のカウンタ回路の構成図。
【図３】図２の構成のカウンタ回路の正常時の動作タイ
ミング図。
ミング図。
【図４】図２の構成のカウンタ回路の異常時の動作タイ
ミング図。
ミング図。
１…Ｄ型フリップフロップ（記憶回路部） ２０ａ〜２０ｃ…Ｊ−Ｋフリップフロップ（レジスタ） ２１ａ〜２１ｄ…ＡＮＤ回路 ＣＬＫ…クロック信号 ＥＮ…イネーブル信号 ＣＹ…キャリー信号
Claims (1)
- 【請求項１】 イネーブル信号の入力により夫々の動作
が許容されると共にクロック信号により動作同期がとら
れる複数段のレジスタを縦続し、全段レジスタの出力信
号及びイネーブル信号がアクティブになるとキャリー信
号が生成出力されるカウンタ回路において、前記クロッ
ク信号の半周期過去の全段レジスタの出力信号状態を保
持する記憶回路と、この記憶回路の出力と現在の全段レ
ジスタの出力信号及びイネーブル信号とが共にアクティ
ブのときに前記キャリー信号を出力させる信号出力制御
回路とを設けたことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992082421U JP2602404Y2 (ja) | 1992-11-30 | 1992-11-30 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992082421U JP2602404Y2 (ja) | 1992-11-30 | 1992-11-30 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0648241U JPH0648241U (ja) | 1994-06-28 |
| JP2602404Y2 true JP2602404Y2 (ja) | 2000-01-17 |
Family
ID=13774131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992082421U Expired - Fee Related JP2602404Y2 (ja) | 1992-11-30 | 1992-11-30 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602404Y2 (ja) |
-
1992
- 1992-11-30 JP JP1992082421U patent/JP2602404Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648241U (ja) | 1994-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |