JPH0487341A - 多結晶シリコン薄膜トランジスタの製造方法 - Google Patents
多結晶シリコン薄膜トランジスタの製造方法Info
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- JPH0487341A JPH0487341A JP20288790A JP20288790A JPH0487341A JP H0487341 A JPH0487341 A JP H0487341A JP 20288790 A JP20288790 A JP 20288790A JP 20288790 A JP20288790 A JP 20288790A JP H0487341 A JPH0487341 A JP H0487341A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶シリコンの薄膜トランジスタ（以下ＴＰ
Ｔという）の基板に係り、特に大面積の基板上に多数個
のＴＰＴを形成する場合に適したＴＰＴ用の基板；二関
する。
Ｔという）の基板に係り、特に大面積の基板上に多数個
のＴＰＴを形成する場合に適したＴＰＴ用の基板；二関
する。
近年、液晶表示装置の駆動スイッチ素子や密着型イメー
ジセンサの駆動回路用素子として有用である多結晶シリ
コンを用いたＴＰＴの研究が進んでいる。
ジセンサの駆動回路用素子として有用である多結晶シリ
コンを用いたＴＰＴの研究が進んでいる。
これら多結晶シリコンを用いたＴＰＴを形成する基板と
して、従来石英基板が用いられていたが。
して、従来石英基板が用いられていたが。
最近、６００℃以下の製造工程でも多結晶シリコンＴＰ
Ｔの作成が可能となり、低コストのガラス基板２例えば
コーニング社製のコーニング７０５９（商品番号）が用
いられるようになった。
Ｔの作成が可能となり、低コストのガラス基板２例えば
コーニング社製のコーニング７０５９（商品番号）が用
いられるようになった。
ところが、ＴＰＴの製造工程には複数回の熱処理とマス
クパターニングが繰り返されるため、特に大面積の基板
に多数個の多結晶シリコンＴＰＴを同時（−作成する場
合、基板の熱膨張係数が大きいと問題を生ずる。
クパターニングが繰り返されるため、特に大面積の基板
に多数個の多結晶シリコンＴＰＴを同時（−作成する場
合、基板の熱膨張係数が大きいと問題を生ずる。
即ち、複数回のパターニングと熱処理を繰り返す時、熱
膨張状態の基板が元に戻らないうち（二。
膨張状態の基板が元に戻らないうち（二。
次のマスク合せを行うこととなり、マスクの位置合わせ
が不正確になって製品の歩留りが著しく悪化する。
が不正確になって製品の歩留りが著しく悪化する。
後述の第１表に示す如く、ガラス基板では石英基板；二
比較して、その熱膨張係数は１桁以上も多く上記の問題
点を生じ易い。
比較して、その熱膨張係数は１桁以上も多く上記の問題
点を生じ易い。
一方９石英基板を用いると、上記の問題点は解決される
が２石英のコストが高いため、製品のコストアップとな
り、特に大面積基板Ｃ二は不適である０ 従りて２本発明の目的は、多結晶シリコンＴＰＴの基板
として、低コストで、熱膨張係数が小さく、耐熱性のあ
る基板を提供するものである。
が２石英のコストが高いため、製品のコストアップとな
り、特に大面積基板Ｃ二は不適である０ 従りて２本発明の目的は、多結晶シリコンＴＰＴの基板
として、低コストで、熱膨張係数が小さく、耐熱性のあ
る基板を提供するものである。
上記目的を達成するため２本発明者は鋭意研究の結果、
多結晶シリコンＴＰＴの基板として。
多結晶シリコンＴＰＴの基板として。
Ｓｉｇｈを８０〜９９．５％含有する材料を用いること
；二より２石英基板と同様に熱膨張係数が小さく。
；二より２石英基板と同様に熱膨張係数が小さく。
耐熱性があり、しかも石英基板より格段にコストを下げ
た製品を作成し得ることを見出した。
た製品を作成し得ることを見出した。
本発明の一実施例を第１図、第２図を参照して説明する
。
。
第１図は本発明のＴＰＴの断面構造図、第２図は該ＴＰ
Ｔの製造工程説明図である。
Ｔの製造工程説明図である。
図中、１は本発明の材料を用いた基板、２は多結晶シリ
コン膜、２−１．２−２はｎ＋型領領域あって、各々ソ
ース領域、ドレイン領域として作用する。３はゲート酸
化膜、４はゲート電極、５は酸化シリコン（ＳｉＯｚ）
から成る層間絶縁膜、６はアルミニウム（ＡＪ）配線層
、７は窒化シリコン膜、８は５ｉ（ｈ膜を示す。
コン膜、２−１．２−２はｎ＋型領領域あって、各々ソ
ース領域、ドレイン領域として作用する。３はゲート酸
化膜、４はゲート電極、５は酸化シリコン（ＳｉＯｚ）
から成る層間絶縁膜、６はアルミニウム（ＡＪ）配線層
、７は窒化シリコン膜、８は５ｉ（ｈ膜を示す。
本発明においては多結晶シリコンＴＰＴを作成する基板
として、約８０〜９９．５％の８ｉ（ｈを含有する材料
２例えば、コーニング社製の商品番号７９１３の基板を
用いるものである。なお他の組成としては酸化ホウ素（
ＢｚＯｓ）、酸化アルミニウム（ｋｌｘ Ｏｓ ） 、
酸化バリウム（Ｂａｄ）が含まれる。
として、約８０〜９９．５％の８ｉ（ｈを含有する材料
２例えば、コーニング社製の商品番号７９１３の基板を
用いるものである。なお他の組成としては酸化ホウ素（
ＢｚＯｓ）、酸化アルミニウム（ｋｌｘ Ｏｓ ） 、
酸化バリウム（Ｂａｄ）が含まれる。
本発明の材料は第１表（−示す如く、熱膨張係数。
ＴＰＴの多結晶シリコン層中の電子の移動度において２
石英基板を用いた場合と遜色なく、シかもコスト：二お
いて石英基板の約１／、ｏですむＴＰＴを得ることが出
来る。
石英基板を用いた場合と遜色なく、シかもコスト：二お
いて石英基板の約１／、ｏですむＴＰＴを得ることが出
来る。
動度は、後述のＴＰＴの製造工程（二おいて、アモルフ
ァスシリコン層を固相成長させる際の熱処理条件２二よ
っては望決定され、高温での熱処理がその移動度を増加
するものと考えられる。各基板材料；；よる固相成長条
件を第２表に示す。
ァスシリコン層を固相成長させる際の熱処理条件２二よ
っては望決定され、高温での熱処理がその移動度を増加
するものと考えられる。各基板材料；；よる固相成長条
件を第２表に示す。
第２表からも明らかな如く２本発明の基板を用いること
（＝より２石英基板と同様に同相成長の際に高温におけ
る熱処理が可能となり、それによって多結晶シリコン層
中の電子の移動度を大きくすることができ２本発明によ
り得られたＴＰＴの特性を向上させることができる。
（＝より２石英基板と同様に同相成長の際に高温におけ
る熱処理が可能となり、それによって多結晶シリコン層
中の電子の移動度を大きくすることができ２本発明によ
り得られたＴＰＴの特性を向上させることができる。
なお２本発明で用いる基板の５ｉＯｚの含有量は。
８０％未満であるとその熱膨張係数が大きくなりすぎ、
９９．５％以上；二なると、その材料のコストが高価に
なりすぎる。
９９．５％以上；二なると、その材料のコストが高価に
なりすぎる。
次に本発明の多結晶シリコンＴＰＴの製造工程を第２図
を参照しつつ説明する。
を参照しつつ説明する。
（Ｉ） コーニング社製の商品番号７９１３の基板１
上（二減圧ＣＶＤ法で、基板温度５６０℃でアモルファ
スシリコン膜を例えば約１０００Ｘ堆積する。次にこの
アモルファスシリコン膜をＮ２９３囲気中で６００℃５
０時間熱処理後、さらに９５０℃で１時間熱処理し、固
相成長させて多結晶シリコン膜２とする。
上（二減圧ＣＶＤ法で、基板温度５６０℃でアモルファ
スシリコン膜を例えば約１０００Ｘ堆積する。次にこの
アモルファスシリコン膜をＮ２９３囲気中で６００℃５
０時間熱処理後、さらに９５０℃で１時間熱処理し、固
相成長させて多結晶シリコン膜２とする。
（ＩＩ） この多結晶シリコン膜２（二第１のホトマ
スりを用いてパターニングを行い、島状にエツチングす
る（第２図（ａ）参照）。
スりを用いてパターニングを行い、島状にエツチングす
る（第２図（ａ）参照）。
１）次にスパッタ法により、 ８ｉ（ｈから成るゲー
ト酸化膜３を例えば約５００Ｘの厚さに形成後。
ト酸化膜３を例えば約５００Ｘの厚さに形成後。
減圧ＣＶＤ法で多結晶シリコン膜４′を２例えば約１０
００〜３０００Ｘ堆積する。
００〜３０００Ｘ堆積する。
側 これらの２層を第２のホトマスクを用いてパターニ
ングを行い、ゲート電極４を形成する（第２図（１））
参照）。
ングを行い、ゲート電極４を形成する（第２図（１））
参照）。
閏 形成したゲート電極４をマスクとして、自己整合法
で、リン（Ｐ）イオンの注入を行い、ソース領域２−１
．ドレイン領域２−２を形成する。
で、リン（Ｐ）イオンの注入を行い、ソース領域２−１
．ドレイン領域２−２を形成する。
（資） さらに注入したＰイオンの活性化を、約６００
℃の窒素雰囲気中で行い１次；ニスバッタ法で８ｉ （
ｈ膜から成る層間絶縁膜５を約１０００Ｘの厚さに形成
する（第２図（Ｃ）参照）。
℃の窒素雰囲気中で行い１次；ニスバッタ法で８ｉ （
ｈ膜から成る層間絶縁膜５を約１０００Ｘの厚さに形成
する（第２図（Ｃ）参照）。
■ この層間絶縁膜５に第３のホトマスクを用いてパタ
ーニングを行い、コンタクト窓を形成し。
ーニングを行い、コンタクト窓を形成し。
Ｍ層を蒸着法またはスパッタ法により形成し。
約４５０℃で３０分間シンターする。
６１ＤＡＪ層に第４のホトマスクを用いてパターニング
を行い＋ＡＪ配線層６を形成する（第２図（ｄ）参照）
。
を行い＋ＡＪ配線層６を形成する（第２図（ｄ）参照）
。
■ 水素化のための窒化シリコン膜７をプラズマＣＶＤ
法で１例えば２０００Ｘ堆積する（第２図（ｅ）参照）
。
法で１例えば２０００Ｘ堆積する（第２図（ｅ）参照）
。
（３）次にテトラエトキシシラン（ＴＥＯ８’）を用い
るオゾンＣＶＤ法で、ピンホールの少ない緻密な５ｉＣ
ｈ膜８を堆積後、熱処理を施して、水素化処理し、第１
図の如き構造のＴＰＴとする。
るオゾンＣＶＤ法で、ピンホールの少ない緻密な５ｉＣ
ｈ膜８を堆積後、熱処理を施して、水素化処理し、第１
図の如き構造のＴＰＴとする。
上記実施例の製造工程からも明らかな如く、多結晶シリ
コンＴＰＴを作成するのに４回のホトマスクを使用して
パターニングを行い（工程ＩＩ、ＩＶ。
コンＴＰＴを作成するのに４回のホトマスクを使用して
パターニングを行い（工程ＩＩ、ＩＶ。
■、■参照）、少くとも６回の熱処理（工程Ｉ。
■、■、Ｘ参照）を行うことになり、基板の熱膨張係数
が太きいと、第１のホトマスクと第４のホトマスクの位
置合せが正確に行われなくなる。特に大面積の基板を用
いて多数個のＴＰＴを作成する場合に不都合が起り易い
が２本発明の基板を用いることにより解決できた。
が太きいと、第１のホトマスクと第４のホトマスクの位
置合せが正確に行われなくなる。特に大面積の基板を用
いて多数個のＴＰＴを作成する場合に不都合が起り易い
が２本発明の基板を用いることにより解決できた。
なお、上記実施例においては多結晶シリコンＴＰＴの製
造工程において保護膜を２層にして水素化処理を行う例
（二ついて説明したが１本発明はこれに限られず、Ｐイ
オンの活性化抜水素化処理を行い、酸化シリコン膜から
なる層間絶縁膜を形成する方法等、他の工程で製造する
こともできるのは云うまでもない。
造工程において保護膜を２層にして水素化処理を行う例
（二ついて説明したが１本発明はこれに限られず、Ｐイ
オンの活性化抜水素化処理を行い、酸化シリコン膜から
なる層間絶縁膜を形成する方法等、他の工程で製造する
こともできるのは云うまでもない。
本発明の如く多結晶シリコンＴＰＴを製造する基板とし
てＳｉ ０２の含有率が８０〜９９．５％という高い基
板を用いること（二より、熱膨張係数が小さく耐熱性が
あるので、従来のガラス基板を用いたものよりマスク合
せが容易かつ正確に出来る。従って、製品の特性および
歩留りを著しく向上させ・、ことができる。しかも電子
の移動度を、これまた前記ガラス基板を用いたものより
大きくできるのでこの点からも高性能のものとなる。
てＳｉ ０２の含有率が８０〜９９．５％という高い基
板を用いること（二より、熱膨張係数が小さく耐熱性が
あるので、従来のガラス基板を用いたものよりマスク合
せが容易かつ正確に出来る。従って、製品の特性および
歩留りを著しく向上させ・、ことができる。しかも電子
の移動度を、これまた前記ガラス基板を用いたものより
大きくできるのでこの点からも高性能のものとなる。
しかも該基板のコストが低いので、従来用いられていた
石英基板より約１／□。のコストで製造することか出来
る。
石英基板より約１／□。のコストで製造することか出来
る。
特にこれらの効果は大面積の基板を用いた場合に顕著で
ある。
ある。
【図面の簡単な説明】
第１図は本発明の多結晶シリコンＴＰＴの断面構造図。
第２図は本発明のＴＰＴの製造工程説明図である０
１・・・本発明の基板、 ２・・・多結晶シリコン膜
。 ２−１．２−２・・・ソース、ドレイン領域。 ３・・・ゲート酸化膜、 ４・・・ゲート電極。 ５・・・層間絶縁膜、 ６・・・Ｍ配線層。 ７・・・窒化シリコン膜、８・・・８ｉ（ｈ［。 特許出願人 ティーデイ−ケイ株式会社代理人弁理士
山谷晧榮（外１名） 第２図
。 ２−１．２−２・・・ソース、ドレイン領域。 ３・・・ゲート酸化膜、 ４・・・ゲート電極。 ５・・・層間絶縁膜、 ６・・・Ｍ配線層。 ７・・・窒化シリコン膜、８・・・８ｉ（ｈ［。 特許出願人 ティーデイ−ケイ株式会社代理人弁理士
山谷晧榮（外１名） 第２図
Claims (1)
- 基板として、８０〜９９．５％の酸化シリコン（ＳｉＯ
＿２）を含有する材料を用いたことを特徴とする多結晶
シリコン薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20288790A JPH0487341A (ja) | 1990-07-31 | 1990-07-31 | 多結晶シリコン薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20288790A JPH0487341A (ja) | 1990-07-31 | 1990-07-31 | 多結晶シリコン薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487341A true JPH0487341A (ja) | 1992-03-19 |
Family
ID=16464849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20288790A Pending JPH0487341A (ja) | 1990-07-31 | 1990-07-31 | 多結晶シリコン薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441468B1 (en) | 1995-12-14 | 2002-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6867434B2 (en) | 1995-11-17 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
-
1990
- 1990-07-31 JP JP20288790A patent/JPH0487341A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867434B2 (en) | 1995-11-17 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US6441468B1 (en) | 1995-12-14 | 2002-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6445059B1 (en) | 1995-12-14 | 2002-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR100386204B1 (ko) * | 1995-12-14 | 2003-06-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US6787887B2 (en) | 1995-12-14 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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