JPH08172195A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH08172195A JPH08172195A JP31381694A JP31381694A JPH08172195A JP H08172195 A JPH08172195 A JP H08172195A JP 31381694 A JP31381694 A JP 31381694A JP 31381694 A JP31381694 A JP 31381694A JP H08172195 A JPH08172195 A JP H08172195A
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Abstract
(57)【要約】
【構成】 電気絶縁性基板３２上に、ゲート電極３３
と、ゲート絶縁膜３４と、半導体層３５と、オーミック
コンタクト層３６，３７と、ソース電極３８およびドレ
イン電極３９とを、この順で積層形成して構成され、ア
クティブマトリクス型の液晶表示装置におけるスイッチ
ング素子などで実施される薄膜トランジスタ３１におい
て、オーミックコンタクト層３６，３７を半導体層３５
側のｎ＋型アモルファスシリコン層４１，４２と、ソー
ス電極３８およびドレイン電極３９側のｎ＋型微結晶シ
リコン層４３，４４との２層構造とする。 【効果】 成膜温度が低く、したがって樹脂基板に形成
することができ、かつ高い電子移動度を有して高品質な
表示装置を実現することができる微結晶シリコン層を、
その利点を損なうことのない程度の膜厚で用い、残余の
部分をアモルファスシリコン層で形成することによっ
て、加工工程の長時間化を抑えることができる。
と、ゲート絶縁膜３４と、半導体層３５と、オーミック
コンタクト層３６，３７と、ソース電極３８およびドレ
イン電極３９とを、この順で積層形成して構成され、ア
クティブマトリクス型の液晶表示装置におけるスイッチ
ング素子などで実施される薄膜トランジスタ３１におい
て、オーミックコンタクト層３６，３７を半導体層３５
側のｎ＋型アモルファスシリコン層４１，４２と、ソー
ス電極３８およびドレイン電極３９側のｎ＋型微結晶シ
リコン層４３，４４との２層構造とする。 【効果】 成膜温度が低く、したがって樹脂基板に形成
することができ、かつ高い電子移動度を有して高品質な
表示装置を実現することができる微結晶シリコン層を、
その利点を損なうことのない程度の膜厚で用い、残余の
部分をアモルファスシリコン層で形成することによっ
て、加工工程の長時間化を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、たとえば絵素電極と、
その絵素電極に個別的に対応し、選択的に駆動電圧を印
加するスイッチング素子とをマトリクス状に配列して高
精細度な表示を行うようにした、いわゆるアクティブマ
トリクス型の液晶表示装置における前記スイッチング素
子として好適に実施される薄膜トランジスタに関する。
その絵素電極に個別的に対応し、選択的に駆動電圧を印
加するスイッチング素子とをマトリクス状に配列して高
精細度な表示を行うようにした、いわゆるアクティブマ
トリクス型の液晶表示装置における前記スイッチング素
子として好適に実施される薄膜トランジスタに関する。
【０００２】
【従来の技術】図２は、前記アクティブマトリクス型の
液晶表示装置に用いられる典型的な従来技術の薄膜トラ
ンジスタ１の構造を示す断面図である。この薄膜トラン
ジスタ１は、樹脂またはガラスなどの透明で、かつ電気
絶縁性を有する基板上に、クロム等の金属膜から成る帯
状のゲート電極３と、ＳｉＮｘから成るゲート絶縁膜４
と、アモルファスシリコンから成る半導体層５と、リン
等の不純物をドープしたオーミックコンタクト層６，７
と、クロム等の金属から成るソース電極８およびドレイ
ン電極９とが、この順で積層されて構成されている。こ
の薄膜トランジスタ１では、ゲート絶縁膜４上に形成さ
れた半導体層５およびオーミックコンタクト層６，７
に、フォトエッチング法によって、チャネル１０の形成
などのパターニングが行われた後、ソース電極８および
ドレイン電極９が形成される。
液晶表示装置に用いられる典型的な従来技術の薄膜トラ
ンジスタ１の構造を示す断面図である。この薄膜トラン
ジスタ１は、樹脂またはガラスなどの透明で、かつ電気
絶縁性を有する基板上に、クロム等の金属膜から成る帯
状のゲート電極３と、ＳｉＮｘから成るゲート絶縁膜４
と、アモルファスシリコンから成る半導体層５と、リン
等の不純物をドープしたオーミックコンタクト層６，７
と、クロム等の金属から成るソース電極８およびドレイ
ン電極９とが、この順で積層されて構成されている。こ
の薄膜トランジスタ１では、ゲート絶縁膜４上に形成さ
れた半導体層５およびオーミックコンタクト層６，７
に、フォトエッチング法によって、チャネル１０の形成
などのパターニングが行われた後、ソース電極８および
ドレイン電極９が形成される。
【０００３】上述のような基板２上にまずゲート電極３
の形成される構造の薄膜トランジスタ１は、逆スタガー
型と呼ばれており、これに対して図３の薄膜トランジス
タ１１で示すように、基板２上にソース電極８およびド
レイン電極９を形成するようにした順スタガー型の薄膜
トランジスタが用いられることもある。なお、図３にお
いて、前記図２の構成に対応する部分には同一の参照符
を付して示す。また、この他にも、逆コプレナ型および
順コプレナ型と称される構造を有する薄膜トランジスタ
が用いられることもある。
の形成される構造の薄膜トランジスタ１は、逆スタガー
型と呼ばれており、これに対して図３の薄膜トランジス
タ１１で示すように、基板２上にソース電極８およびド
レイン電極９を形成するようにした順スタガー型の薄膜
トランジスタが用いられることもある。なお、図３にお
いて、前記図２の構成に対応する部分には同一の参照符
を付して示す。また、この他にも、逆コプレナ型および
順コプレナ型と称される構造を有する薄膜トランジスタ
が用いられることもある。
【０００４】さらにまた、前述の薄膜トランジスタ１に
おいて、オーミックコンタクト層６，７および半導体層
５のエッチング時に、チャネル１０部分から半導体層５
が腐食してしまうことを防止するために、図４の薄膜ト
ランジスタ２１で示すような、半導体層５上でチャネル
１０に臨む領域に、エッチングストッパ層２２を形成す
るようにした構成も用いられている。
おいて、オーミックコンタクト層６，７および半導体層
５のエッチング時に、チャネル１０部分から半導体層５
が腐食してしまうことを防止するために、図４の薄膜ト
ランジスタ２１で示すような、半導体層５上でチャネル
１０に臨む領域に、エッチングストッパ層２２を形成す
るようにした構成も用いられている。
【０００５】
【発明が解決しようとする課題】上述の各薄膜トランジ
スタ１，１１，２１では、半導体層５には主に多結晶シ
リコンまたはアモルファス（非晶質）シリコンが用いら
れ、広く実施されている。しかしながら多結晶シリコン
は、高い電子移動度（〜約１００cm2 ／Ｖ・ｓｅｃ）を
有するけれども、プロセスに約１０００°Ｃの高温が必
要であり、安価なガラスや樹脂などの基板には使用でき
ないという問題がある。これに対してアモルファスシリ
コンは、成膜温度は約２５０°Ｃ程度とあまり高くはな
く、前記安価なガラスや樹脂などの基板に使用可能であ
るけれども、前記電子移動度が低く（０．１〜１cm2 ／
Ｖ・ｓｅｃ）、高品質な表示装置には適用しにくいとい
う問題がある。
スタ１，１１，２１では、半導体層５には主に多結晶シ
リコンまたはアモルファス（非晶質）シリコンが用いら
れ、広く実施されている。しかしながら多結晶シリコン
は、高い電子移動度（〜約１００cm2 ／Ｖ・ｓｅｃ）を
有するけれども、プロセスに約１０００°Ｃの高温が必
要であり、安価なガラスや樹脂などの基板には使用でき
ないという問題がある。これに対してアモルファスシリ
コンは、成膜温度は約２５０°Ｃ程度とあまり高くはな
く、前記安価なガラスや樹脂などの基板に使用可能であ
るけれども、前記電子移動度が低く（０．１〜１cm2 ／
Ｖ・ｓｅｃ）、高品質な表示装置には適用しにくいとい
う問題がある。
【０００６】このような問題を解決するために、近年、
アモルファスシリコンよりも高く、多結晶シリコンに近
い電子移動度を有し、前記プロセス温度もあまり高くな
い薄膜トランジスタを実現するために、半導体層および
オーミックコンタクト層の少なくともいずれか一方に微
結晶シリコンを用いたものが注目されている。
アモルファスシリコンよりも高く、多結晶シリコンに近
い電子移動度を有し、前記プロセス温度もあまり高くな
い薄膜トランジスタを実現するために、半導体層および
オーミックコンタクト層の少なくともいずれか一方に微
結晶シリコンを用いたものが注目されている。
【０００７】たとえば、半導体層に微結晶シリコンを用
いた例として、特開昭５９−１４１２７１号公報が挙げ
られる。また、オーミックコンタクト層に微結晶シリコ
ンを用いた例として、特開平２−２６８４６８号公報が
挙げられる。さらにまた、半導体層およびオーミックコ
ンタクト層の両方に微結晶シリコンを用いた例として、
特開平４−３１３２７３号公報が挙げられる。
いた例として、特開昭５９−１４１２７１号公報が挙げ
られる。また、オーミックコンタクト層に微結晶シリコ
ンを用いた例として、特開平２−２６８４６８号公報が
挙げられる。さらにまた、半導体層およびオーミックコ
ンタクト層の両方に微結晶シリコンを用いた例として、
特開平４−３１３２７３号公報が挙げられる。
【０００８】しかしながら、微結晶シリコンは上述のよ
うに低温での成膜が可能であり、かつ高い電子移動度を
得ることができるけれども、成膜速度が低く、たとえば
アモルファスシリコンと比較すると約半分程度であり、
加工工程に長時間を要するという問題がある。
うに低温での成膜が可能であり、かつ高い電子移動度を
得ることができるけれども、成膜速度が低く、たとえば
アモルファスシリコンと比較すると約半分程度であり、
加工工程に長時間を要するという問題がある。
【０００９】本発明の目的は、微結晶シリコン層を使用
しつつ、かつ工程の長時間化を抑えることができる薄膜
トランジスタを提供することである。
しつつ、かつ工程の長時間化を抑えることができる薄膜
トランジスタを提供することである。
【００１０】
【課題を解決するための手段】請求項１の発明に係る薄
膜トランジスタは、相互に積層して形成され、帯状のゲ
ート電極と、前記ゲート電極の一表面を覆うゲート絶縁
膜と、前記ゲート絶縁膜上に形成される半導体層と、半
導体層上に部分的に形成される複数の導電性のコンタク
ト層と、前記コンタクト層の一方に接続されるソース電
極および前記コンタクト層の他方に接続されるドレイン
電極とを備え、電気絶縁性基板上に配置される薄膜トラ
ンジスタにおいて、前記各コンタクト層は２層に構成さ
れ、前記半導体層側の層はｎ型半導体層から成り、前記
ソース電極およびドレイン電極側の層はｎ型微結晶シリ
コン層から成ることを特徴とする。
膜トランジスタは、相互に積層して形成され、帯状のゲ
ート電極と、前記ゲート電極の一表面を覆うゲート絶縁
膜と、前記ゲート絶縁膜上に形成される半導体層と、半
導体層上に部分的に形成される複数の導電性のコンタク
ト層と、前記コンタクト層の一方に接続されるソース電
極および前記コンタクト層の他方に接続されるドレイン
電極とを備え、電気絶縁性基板上に配置される薄膜トラ
ンジスタにおいて、前記各コンタクト層は２層に構成さ
れ、前記半導体層側の層はｎ型半導体層から成り、前記
ソース電極およびドレイン電極側の層はｎ型微結晶シリ
コン層から成ることを特徴とする。
【００１１】また請求項２の発明に係る薄膜トランジス
タでは、前記半導体層は、アモルファスシリコンによっ
て形成されることを特徴とする。
タでは、前記半導体層は、アモルファスシリコンによっ
て形成されることを特徴とする。
【００１２】
【作用】請求項１の発明に従えば、帯状のゲート電極
と、前記ゲート電極の一表面を覆うゲート絶縁膜と、前
記ゲート絶縁膜上に形成される半導体層と、半導体層上
に部分的に形成される導電性のコンタクト層と、前記コ
ンタクト層の一方に接続されるソース電極および他方に
接続されるドレイン電極とが相互に積層して形成され、
ガラスや樹脂などの電気絶縁性基板上にたとえば前記ゲ
ート電極が形成される逆スタガー型や、前記電気絶縁性
基板上にドレイン電極およびソース電極が形成される順
スタガー型の薄膜トランジスタとして実現され、前記基
板上にマトリクス配列されて、アクティブマトリクス型
の液晶表示装置などで好適に用いられる薄膜トランジス
タにおいて、各コンタクト層を２層で構成する。たとえ
ば、前記逆スタガー型の場合には、アモルファスシリコ
ンなどから成る半導体層上にプラズマＣＶＤ法によって
２層の内の下層側のｎ型半導体層を形成し、その後、リ
ン等の不純物を添加した上層側のｎ型微結晶シリコン層
をプラズマＣＶＤ法によって形成する。
と、前記ゲート電極の一表面を覆うゲート絶縁膜と、前
記ゲート絶縁膜上に形成される半導体層と、半導体層上
に部分的に形成される導電性のコンタクト層と、前記コ
ンタクト層の一方に接続されるソース電極および他方に
接続されるドレイン電極とが相互に積層して形成され、
ガラスや樹脂などの電気絶縁性基板上にたとえば前記ゲ
ート電極が形成される逆スタガー型や、前記電気絶縁性
基板上にドレイン電極およびソース電極が形成される順
スタガー型の薄膜トランジスタとして実現され、前記基
板上にマトリクス配列されて、アクティブマトリクス型
の液晶表示装置などで好適に用いられる薄膜トランジス
タにおいて、各コンタクト層を２層で構成する。たとえ
ば、前記逆スタガー型の場合には、アモルファスシリコ
ンなどから成る半導体層上にプラズマＣＶＤ法によって
２層の内の下層側のｎ型半導体層を形成し、その後、リ
ン等の不純物を添加した上層側のｎ型微結晶シリコン層
をプラズマＣＶＤ法によって形成する。
【００１３】したがって、高品質な表示装置などで使用
可能な、高い電子移動度を有し、かつ樹脂基板などに適
した低温で成膜可能な微結晶シリコンの特性を損なうこ
となく、加工工程の長時間化を抑えることができる。
可能な、高い電子移動度を有し、かつ樹脂基板などに適
した低温で成膜可能な微結晶シリコンの特性を損なうこ
となく、加工工程の長時間化を抑えることができる。
【００１４】また好ましくは請求項２の発明に従えば、
前記半導体層をアモルファスシリコンによって形成す
る。したがって、この半導体層を多結晶シリコンで形成
する場合には、基板には耐熱温度の高いガラスを使用す
る必要があるのに対して、アモルファスシリコンを用い
ることによって、安価なガラスや樹脂などを用いること
ができ、本発明を安価な液晶表示装置などにも実施する
ことができる。
前記半導体層をアモルファスシリコンによって形成す
る。したがって、この半導体層を多結晶シリコンで形成
する場合には、基板には耐熱温度の高いガラスを使用す
る必要があるのに対して、アモルファスシリコンを用い
ることによって、安価なガラスや樹脂などを用いること
ができ、本発明を安価な液晶表示装置などにも実施する
ことができる。
【００１５】
【実施例】本発明の一実施例について、図１に基づいて
説明すれば以下の通りである。
説明すれば以下の通りである。
【００１６】図１は、アクティブマトリクス型の液晶表
示装置に用いられる本発明の一実施例の薄膜トランジス
タ３１の構造を示す断面図である。この薄膜トランジス
タ３１は、後述するエッチングストッパ層４０を有し、
基板３２側にゲート電極３３が形成される逆スタガー型
の薄膜トランジスタである。
示装置に用いられる本発明の一実施例の薄膜トランジス
タ３１の構造を示す断面図である。この薄膜トランジス
タ３１は、後述するエッチングストッパ層４０を有し、
基板３２側にゲート電極３３が形成される逆スタガー型
の薄膜トランジスタである。
【００１７】したがってこの薄膜トランジスタ３１は、
前記基板３２上に、ゲート電極３３と、ゲート絶縁膜３
４と、半導体層３５と、オーミックコンタクト層３６，
３７と、ソース電極３８およびドレイン電極３９とがこ
の順で積層形成されて構成される。
前記基板３２上に、ゲート電極３３と、ゲート絶縁膜３
４と、半導体層３５と、オーミックコンタクト層３６，
３７と、ソース電極３８およびドレイン電極３９とがこ
の順で積層形成されて構成される。
【００１８】以下にこの薄膜トランジスタ３１の製造工
程を詳述する。まず、樹脂やガラス（本実施例ではガラ
ス）などの電気絶縁性を有し、かつ透明な基板３２上に
Ａｌ，Ｔｉ，Ｔａ（本実施例ではＴａ）などの低抵抗の
金属材料から成るゲート電極３３を形成する（本実施例
では、前記低抵抗材料をスパッタリング法を用いて堆積
させ、こうして形成された導電膜をパターニングしてゲ
ート電極３３を形成する）。
程を詳述する。まず、樹脂やガラス（本実施例ではガラ
ス）などの電気絶縁性を有し、かつ透明な基板３２上に
Ａｌ，Ｔｉ，Ｔａ（本実施例ではＴａ）などの低抵抗の
金属材料から成るゲート電極３３を形成する（本実施例
では、前記低抵抗材料をスパッタリング法を用いて堆積
させ、こうして形成された導電膜をパターニングしてゲ
ート電極３３を形成する）。
【００１９】次に、前記ゲート電極３３上に、ＳｉＮｘ
などから成る電気絶縁性のゲート絶縁膜３４を、層厚ｔ
１（本実施例では３００ｎｍ）だけ、たとえばプラズマ
ＣＶＤ法によって積層形成する。
などから成る電気絶縁性のゲート絶縁膜３４を、層厚ｔ
１（本実施例では３００ｎｍ）だけ、たとえばプラズマ
ＣＶＤ法によって積層形成する。
【００２０】続いて、半導体層３５およびエッチングス
トッパ層４０を、前記ゲート絶縁膜３４に連続してプラ
ズマＣＶＤ法を用いて形成する（本実施例では、半導体
層３５は、真性半導体アモルファスシリコンから成り、
その膜厚ｔ２は３０ｎｍに選ばれる。また、エッチング
ストッパ層４０は、前記ゲート絶縁膜３３と同様に、Ｓ
ｉＮｘから成り、その膜厚ｔ３は２００ｎｍに形成され
る。）。その後、エッチングストッパ層４０だけがパタ
ーニングされる。
トッパ層４０を、前記ゲート絶縁膜３４に連続してプラ
ズマＣＶＤ法を用いて形成する（本実施例では、半導体
層３５は、真性半導体アモルファスシリコンから成り、
その膜厚ｔ２は３０ｎｍに選ばれる。また、エッチング
ストッパ層４０は、前記ゲート絶縁膜３３と同様に、Ｓ
ｉＮｘから成り、その膜厚ｔ３は２００ｎｍに形成され
る。）。その後、エッチングストッパ層４０だけがパタ
ーニングされる。
【００２１】このようにして半導体層３５が形成される
と、本発明では、該半導体層３５上において、相互に対
向するオーミックコンタクト層３６，３７をそれぞれ２
層で形成する。すなわち、まず微結晶シリコンよりも高
い成膜速度を有するｎ型半導体層として、ｎ＋型アモル
ファスシリコン層４１，４２をそれぞれ膜厚ｔ４だけ形
成する（本実施例では、プラズマＣＶＤ法によって２０
ｎｍ）。次にリン等の不純物を添加したｎ＋型の微結晶
シリコン層４３，４４を膜厚ｔ５だけ形成する（本実施
例では、プラズマＣＶＤ法で３０ｎｍだけ形成）。
と、本発明では、該半導体層３５上において、相互に対
向するオーミックコンタクト層３６，３７をそれぞれ２
層で形成する。すなわち、まず微結晶シリコンよりも高
い成膜速度を有するｎ型半導体層として、ｎ＋型アモル
ファスシリコン層４１，４２をそれぞれ膜厚ｔ４だけ形
成する（本実施例では、プラズマＣＶＤ法によって２０
ｎｍ）。次にリン等の不純物を添加したｎ＋型の微結晶
シリコン層４３，４４を膜厚ｔ５だけ形成する（本実施
例では、プラズマＣＶＤ法で３０ｎｍだけ形成）。
【００２２】好ましくは前記ｎ＋型微結晶シリコン層４
３，４４は、たとえばモノシラン対ホスフィン対水素流
量比を１：１：１００とすることによって、従来からの
微結晶シリコン層の成膜工程よりも放電電力を大きくし
て成膜を行うことができる。
３，４４は、たとえばモノシラン対ホスフィン対水素流
量比を１：１：１００とすることによって、従来からの
微結晶シリコン層の成膜工程よりも放電電力を大きくし
て成膜を行うことができる。
【００２３】オーミックコンタクト層３６，３７の形成
が終了すると、前記半導体層３５とともにエッチング処
理を施し、チャネル４５の形成などのパターニングを行
う。続いて基板３２の全面にＴｉ，Ａｌ，Ｃｒ，Ｍｏ等
の金属層（本実施例ではＴｉ）をスパッタリング法によ
って形成し、パターニングを施してソース電極３８およ
びドレイン電極３９を形成する。
が終了すると、前記半導体層３５とともにエッチング処
理を施し、チャネル４５の形成などのパターニングを行
う。続いて基板３２の全面にＴｉ，Ａｌ，Ｃｒ，Ｍｏ等
の金属層（本実施例ではＴｉ）をスパッタリング法によ
って形成し、パターニングを施してソース電極３８およ
びドレイン電極３９を形成する。
【００２４】上述のように形成された本発明に従う薄膜
トランジスタ３１では、オーミックコンタクト層３６，
３７にｎ＋型微結晶シリコン層４３，４４を用いている
ので、高い電子移動度が要求される高品質な表示装置に
も好適に実施することができる。また、前記ｎ＋型微結
晶シリコン層４３，４４の成膜温度は低いので、したが
って基板３２に前記樹脂などの成膜温度を低くする必要
のある材料が用いられている場合でも、本発明を実施し
て高い電子移動度を得ることができる。
トランジスタ３１では、オーミックコンタクト層３６，
３７にｎ＋型微結晶シリコン層４３，４４を用いている
ので、高い電子移動度が要求される高品質な表示装置に
も好適に実施することができる。また、前記ｎ＋型微結
晶シリコン層４３，４４の成膜温度は低いので、したが
って基板３２に前記樹脂などの成膜温度を低くする必要
のある材料が用いられている場合でも、本発明を実施し
て高い電子移動度を得ることができる。
【００２５】さらにまた前記ｎ＋型微結晶シリコン層４
３，４４を用いることによる加工工程の長時間化も、オ
ーミックコンタクト層３６，３７の全膜厚の内、一部分
の膜厚ｔ５だけをｎ型微結晶シリコン層４３，４４と
し、残余の膜厚ｔ４を成膜速度の速いｎ＋型アモルファ
スシリコン層４１，４２とするので、加工工程の長時間
化も抑えることができる。
３，４４を用いることによる加工工程の長時間化も、オ
ーミックコンタクト層３６，３７の全膜厚の内、一部分
の膜厚ｔ５だけをｎ型微結晶シリコン層４３，４４と
し、残余の膜厚ｔ４を成膜速度の速いｎ＋型アモルファ
スシリコン層４１，４２とするので、加工工程の長時間
化も抑えることができる。
【００２６】なお、微結晶シリコンの利点である上述の
高い電子移動度および低抵抗を薄膜トランジスタにおい
て活用するためには、３０ｎｍ程度以上の膜厚が望まし
い。したがって、本実施例のようにオーミックコンタク
ト層３６，３７の全体の膜厚が５０ｎｍ必要であるとき
には、３０ｎｍを微結晶シリコン層によって形成し、残
余の２０ｎｍをアモルファスシリコン層で形成すること
によって、微結晶シリコン層の特性を損なうことなく、
加工工程の長時間化を抑えることができる。たとえばオ
ーミックコンタクト層のアモルファスシリコン層と微結
晶シリコン層との膜厚比を２：３とし、成膜速度の比を
２：１とするとき、微結晶シリコンのみで同じ膜厚を形
成する場合に対して、成膜に要する時間を４／５に短縮
することができる。
高い電子移動度および低抵抗を薄膜トランジスタにおい
て活用するためには、３０ｎｍ程度以上の膜厚が望まし
い。したがって、本実施例のようにオーミックコンタク
ト層３６，３７の全体の膜厚が５０ｎｍ必要であるとき
には、３０ｎｍを微結晶シリコン層によって形成し、残
余の２０ｎｍをアモルファスシリコン層で形成すること
によって、微結晶シリコン層の特性を損なうことなく、
加工工程の長時間化を抑えることができる。たとえばオ
ーミックコンタクト層のアモルファスシリコン層と微結
晶シリコン層との膜厚比を２：３とし、成膜速度の比を
２：１とするとき、微結晶シリコンのみで同じ膜厚を形
成する場合に対して、成膜に要する時間を４／５に短縮
することができる。
【００２７】また、本発明は、上述のような逆スタガー
型の構造に限らず、前述の順スタガー型ならびに逆コプ
レナ型および順コプレナ型の薄膜トランジスタにも好適
に用いることができる。また、半導体層３５も、アモル
ファスシリコン層に限らず、微結晶シリコン層や、多結
晶シリコン層で実現されてもよい。
型の構造に限らず、前述の順スタガー型ならびに逆コプ
レナ型および順コプレナ型の薄膜トランジスタにも好適
に用いることができる。また、半導体層３５も、アモル
ファスシリコン層に限らず、微結晶シリコン層や、多結
晶シリコン層で実現されてもよい。
【００２８】
【発明の効果】請求項１の発明に係る薄膜トランジスタ
は、以上のように、半導体層からソース電極およびドレ
イン電極を引出すためのコンタクト層を、半導体層側の
ｎ型半導体層と、ソース電極およびドレイン電極側のｎ
型微結晶シリコン層との２層で構成する。
は、以上のように、半導体層からソース電極およびドレ
イン電極を引出すためのコンタクト層を、半導体層側の
ｎ型半導体層と、ソース電極およびドレイン電極側のｎ
型微結晶シリコン層との２層で構成する。
【００２９】それゆえ、微結晶シリコンの特徴である成
膜温度が低いことから、安価なガラスや樹脂基板などに
も用いることができ、低コストな表示装置のために好適
に用いることができる。また、高い電子移動度を有する
という微結晶シリコンのもう１つの特徴を損なうことな
く、したがって高品質な表示装置に実施可能であり、か
つその微結晶シリコン層の成膜速度の低さに起因する工
程の長時間化も、コンタクト層の一部をｎ型半導体層で
形成することによって抑えることができる。
膜温度が低いことから、安価なガラスや樹脂基板などに
も用いることができ、低コストな表示装置のために好適
に用いることができる。また、高い電子移動度を有する
という微結晶シリコンのもう１つの特徴を損なうことな
く、したがって高品質な表示装置に実施可能であり、か
つその微結晶シリコン層の成膜速度の低さに起因する工
程の長時間化も、コンタクト層の一部をｎ型半導体層で
形成することによって抑えることができる。
【００３０】請求項２の発明に係る薄膜トランジスタ
は、以上のように、半導体層をアモルファスシリコンに
よって形成する。
は、以上のように、半導体層をアモルファスシリコンに
よって形成する。
【００３１】それゆえ、成膜温度を低くする必要のある
安価な樹脂などの基板に用いられるアモルファスシリコ
ンの半導体層に対して、成膜温度の低い本発明はさらに
好適に実施することができる。
安価な樹脂などの基板に用いられるアモルファスシリコ
ンの半導体層に対して、成膜温度の低い本発明はさらに
好適に実施することができる。
【図１】本発明の一実施例の薄膜トランジスタの構造を
示す断面図である。
示す断面図である。
【図２】典型的な従来技術の薄膜トランジスタの構造を
示す断面図である。
示す断面図である。
【図３】他の従来技術の薄膜トランジスタの構造を示す
断面図である。
断面図である。
【図４】さらに他の従来技術の薄膜トランジスタの構造
を示す断面図である。
を示す断面図である。
３１ 薄膜トランジスタ ３２ 基板 ３３ ゲート電極 ３４ ゲート絶縁膜 ３５ 半導体層 ３６ オーミックコンタクト層（コンタクト層） ３７ オーミックコンタクト層（コンタクト層） ３８ ソース電極 ３９ ドレイン電極 ４０ エッチングストッパ層 ４１ ｎ＋型アモルファスシリコン層（ｎ型半導体
層） ４２ ｎ＋型アモルファスシリコン層（ｎ型半導体
層） ４３ ｎ＋型微結晶シリコン層（ｎ型微結晶シリコン
層） ４４ ｎ＋型微結晶シリコン層（ｎ型微結晶シリコン
層）
層） ４２ ｎ＋型アモルファスシリコン層（ｎ型半導体
層） ４３ ｎ＋型微結晶シリコン層（ｎ型微結晶シリコン
層） ４４ ｎ＋型微結晶シリコン層（ｎ型微結晶シリコン
層）
Claims (2)
- 【請求項１】相互に積層して形成され、帯状のゲート電
極と、前記ゲート電極の一表面を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成される半導体層と、半導体層
上に部分的に形成される複数の導電性のコンタクト層
と、前記コンタクト層の一方に接続されるソース電極お
よび前記コンタクト層の他方に接続されるドレイン電極
とを備え、電気絶縁性基板上に配置される薄膜トランジ
スタにおいて、 前記各コンタクト層は２層に構成され、前記半導体層側
の層はｎ型半導体層から成り、前記ソース電極およびド
レイン電極側の層はｎ型微結晶シリコン層から成ること
を特徴とする薄膜トランジスタ。 - 【請求項２】前記半導体層は、アモルファスシリコンに
よって形成されることを特徴とする請求項１記載の薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31381694A JPH08172195A (ja) | 1994-12-16 | 1994-12-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31381694A JPH08172195A (ja) | 1994-12-16 | 1994-12-16 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172195A true JPH08172195A (ja) | 1996-07-02 |
Family
ID=18045862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31381694A Pending JPH08172195A (ja) | 1994-12-16 | 1994-12-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172195A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168800A (ja) * | 2001-11-30 | 2003-06-13 | Mitsubishi Gas Chem Co Inc | 薄膜トランジスタ基板 |
| WO2008041462A1 (fr) | 2006-10-02 | 2008-04-10 | Sony Corporation | Transistor en film mince, procédé de fabrication de celui-ci et dispositif d'affichage |
| WO2008123088A1 (ja) * | 2007-04-04 | 2008-10-16 | Sony Corporation | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
| JP2010287618A (ja) * | 2009-06-09 | 2010-12-24 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置 |
| JP2011077363A (ja) * | 2009-09-30 | 2011-04-14 | Casio Computer Co Ltd | トランジスタ基板及びトランジスタ基板の製造方法 |
| WO2011135874A1 (ja) * | 2010-04-30 | 2011-11-03 | シャープ株式会社 | 半導体装置およびその製造方法ならびに表示装置 |
| US8624321B2 (en) | 2008-03-18 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor including a microcrystalline semiconductor layer and amorphous semiconductor layer and display device including the same |
-
1994
- 1994-12-16 JP JP31381694A patent/JPH08172195A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168800A (ja) * | 2001-11-30 | 2003-06-13 | Mitsubishi Gas Chem Co Inc | 薄膜トランジスタ基板 |
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| JP2010287618A (ja) * | 2009-06-09 | 2010-12-24 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置 |
| JP2011077363A (ja) * | 2009-09-30 | 2011-04-14 | Casio Computer Co Ltd | トランジスタ基板及びトランジスタ基板の製造方法 |
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