JPH0265138A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0265138A JPH0265138A JP63215381A JP21538188A JPH0265138A JP H0265138 A JPH0265138 A JP H0265138A JP 63215381 A JP63215381 A JP 63215381A JP 21538188 A JP21538188 A JP 21538188A JP H0265138 A JPH0265138 A JP H0265138A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分IIj]
本発明は、薄膜トランジスタの製造方法に関し、特に工
程途中の処理温度が低温でも自己整合が可能なN膜トラ
ンジスタの製造方法に関する。
程途中の処理温度が低温でも自己整合が可能なN膜トラ
ンジスタの製造方法に関する。
[従来の技術]
薄膜トランジスタをスイッチング素子に使った。
アクティブマトリクス型液晶デイスプレィや、簿膜トラ
ンジスタをシフトレジスタ素子などに使ったイメージセ
ンサ等は、情報化社会のニーズに応えて、画面や読取シ
サイズの大型化が進められている。これらの薄膜トラン
ジスタは現在のところ比較的大きなシリコン基板や石英
基板などの表面に形成されているが、もっと面積が大き
く低価格なガラス基板が使えるならば、充分にニーズに
対応できるであろう。ところで、従来の薄膜トランジス
タの製造方法は、例えば、単結&シリコン(0−Si)
あるいは多結晶シリコ’、t (poly −S i)
などの材料より成るものは、ソース領域およびドレイン
領域がゲート絶縁膜に対し自己整合するように、ゲート
絶縁膜などをマスクとしてイオン注入法あるいは熱拡散
法によりソース領域、ドレイン領域に所定の不純物を導
入する工程を含んでいる。また、非晶質シリコン(α−
5L)材料より成る%J膜トランジスタの製造方法は、
最初ゲート1!極およびゲート絶縁膜を形成したのち能
動層を形成するといった自己整合が不可能な工程を含ん
でいた。
ンジスタをシフトレジスタ素子などに使ったイメージセ
ンサ等は、情報化社会のニーズに応えて、画面や読取シ
サイズの大型化が進められている。これらの薄膜トラン
ジスタは現在のところ比較的大きなシリコン基板や石英
基板などの表面に形成されているが、もっと面積が大き
く低価格なガラス基板が使えるならば、充分にニーズに
対応できるであろう。ところで、従来の薄膜トランジス
タの製造方法は、例えば、単結&シリコン(0−Si)
あるいは多結晶シリコ’、t (poly −S i)
などの材料より成るものは、ソース領域およびドレイン
領域がゲート絶縁膜に対し自己整合するように、ゲート
絶縁膜などをマスクとしてイオン注入法あるいは熱拡散
法によりソース領域、ドレイン領域に所定の不純物を導
入する工程を含んでいる。また、非晶質シリコン(α−
5L)材料より成る%J膜トランジスタの製造方法は、
最初ゲート1!極およびゲート絶縁膜を形成したのち能
動層を形成するといった自己整合が不可能な工程を含ん
でいた。
[発明が解決しようとする課題]
これら゛の従来技術には次に列記するような重要な間須
点がある。すなわち、 (1) イオン注入法あるいは熱拡散法などの不純物導
入技術は、不純物の活性化のために基板温度を1000
℃付近の高温でアニールする工程が必要であるが、この
とき耐熱性基板を使っても、温度サイクルによりて基板
が伸縮し、その結果パターンの位置ずれが起こりバター
ニングの精度が悪化してしまう。
点がある。すなわち、 (1) イオン注入法あるいは熱拡散法などの不純物導
入技術は、不純物の活性化のために基板温度を1000
℃付近の高温でアニールする工程が必要であるが、この
とき耐熱性基板を使っても、温度サイクルによりて基板
が伸縮し、その結果パターンの位置ずれが起こりバター
ニングの精度が悪化してしまう。
(2) 高温アニ・−ルに耐え得る耐熱性基板で透明
なものは石英基板などがあるが、これらの基板サイズに
は限界があり、価格も非常に高価である。
なものは石英基板などがあるが、これらの基板サイズに
は限界があり、価格も非常に高価である。
画面サイズ10インチ以上の液晶デイスプレィ用のアク
ティブ基板としては、7059ガラス基板(コーニング
社製)や0A−2ガラス基板(日本電気製)などがある
が・これらの耐熱性は600°C前後が限界であり、前
述のような高温アニールを伴う工程には使用不可能であ
る。
ティブ基板としては、7059ガラス基板(コーニング
社製)や0A−2ガラス基板(日本電気製)などがある
が・これらの耐熱性は600°C前後が限界であり、前
述のような高温アニールを伴う工程には使用不可能であ
る。
(3) α−31のように400°C以下の低温工程
では前述のガラス基板が使えるが、自己整合化ができな
いため、素子特性がばらついた菫、寄生容量が多くなる
。
では前述のガラス基板が使えるが、自己整合化ができな
いため、素子特性がばらついた菫、寄生容量が多くなる
。
などの811題がありた。
そこで本発明は、上述したような課題を解決するだめの
もので、その目的とするところは、耐熱温度の低い大き
なガラス基板上に素子特性の良好なpoly −S i
あるいは0−3i材料の薄膜トランジスタを自己整
合して形成できる薄膜トランジスタの製造方法を提供す
るところにある。
もので、その目的とするところは、耐熱温度の低い大き
なガラス基板上に素子特性の良好なpoly −S i
あるいは0−3i材料の薄膜トランジスタを自己整
合して形成できる薄膜トランジスタの製造方法を提供す
るところにある。
[課題を解決するための手段]
本発明のH膜トランジスタの製造方法は、絶縁性基板上
に形成された絶縁ゲート型構造を有する薄膜トランジス
タの製造方法において、絶縁性基板表面にトランジスタ
の能動層を形成する工程と、前記能動層のチャネル領域
表面にゲート絶縁膜を形成する工程と、少なくも前記能
動層のソース領域およびドレイン領域に前記ゲート絶縁
膜をマスクとして導電層を形成する工程を含むことを特
徴とする。
に形成された絶縁ゲート型構造を有する薄膜トランジス
タの製造方法において、絶縁性基板表面にトランジスタ
の能動層を形成する工程と、前記能動層のチャネル領域
表面にゲート絶縁膜を形成する工程と、少なくも前記能
動層のソース領域およびドレイン領域に前記ゲート絶縁
膜をマスクとして導電層を形成する工程を含むことを特
徴とする。
[実施例コ
本発明を実施例に基づきさらに詳述する。
(実施例−1)
本発明の第1の実施例として自己整合に蒸着法を用いた
薄膜トランジスタの製造方法について述べる。第1図は
本発明の第1の実施例を説明するもので、蒸着法を用い
た簿膜トランジスタの製造工程を示す基板断面図である
。第1図(α)は薄嘆堆積後の基板断面図でQ″)αム
ー2ガラス基板1010表面に3ooXのノンドープp
oly −31層102.1sooKの二酸化シリコン
(Sin、)層105.1oooLのリン(P)ドープ
のn+−poly −S 1層104を順次la層して
いる。これらの薄膜の堆積には減圧OVD法を利用し、
ガラス基板を600℃として、モノシランガス(SiH
4)、酸素(OX)tホスフィン(PHs)およびキャ
リアガスのヘリウムを原料とし、連続的に堆積を行なっ
た。第1図(A)はゲート絶縁膜形成後の基板断面図で
、ノンドープpoly −S 1層102を島状にエツ
チングして能動層105を形成し、その中央付近のチャ
ネル領域の表面にゲート絶縁膜106を形成し、その表
面にn −poly −S 1層より成る庇107を形
成している。ここで、ゲート絶縁膜106の幅および長
さを庇107のそれらより小さクシ、ゲート絶縁膜の四
方の側壁が庇のそれらよりも内側に入り込んでいる。こ
の構造は、庇107を形成したあと、SL、02のエツ
チング時間を長めにすることで作製できる。第1、図(
c)は、導電層を形成したのちの基板断面図である。基
板表面の上方向上りAt金属を真空蒸着しA、4金属層
108を堆積している。このとき蒸着で飛来するAtビ
ームは基板面にほぼ垂直であり、庇107の突起部下部
の能動層あるいは、ゲート絶縁膜106の側面などには
堆積せず、ゲート電極となり5る庇107と底表面のA
t金属層はソース領域あるいはドレイン領域のA/、金
属層と電気的に完全に分離している。ソース領域とドレ
イン領域に堆積したAt金属層はゲート絶縁膜106お
よびその表面の庇107によりてマスクされ形成される
ので自己整合である。なおAt金属層108の層厚は、
ゲート絶縁膜より薄くして、約1oooXである。第1
図(d)はソース金属層109.ドレイン金属層110
.ゲート金属J5111を形成したのちの基板断面図で
ある。
薄膜トランジスタの製造方法について述べる。第1図は
本発明の第1の実施例を説明するもので、蒸着法を用い
た簿膜トランジスタの製造工程を示す基板断面図である
。第1図(α)は薄嘆堆積後の基板断面図でQ″)αム
ー2ガラス基板1010表面に3ooXのノンドープp
oly −31層102.1sooKの二酸化シリコン
(Sin、)層105.1oooLのリン(P)ドープ
のn+−poly −S 1層104を順次la層して
いる。これらの薄膜の堆積には減圧OVD法を利用し、
ガラス基板を600℃として、モノシランガス(SiH
4)、酸素(OX)tホスフィン(PHs)およびキャ
リアガスのヘリウムを原料とし、連続的に堆積を行なっ
た。第1図(A)はゲート絶縁膜形成後の基板断面図で
、ノンドープpoly −S 1層102を島状にエツ
チングして能動層105を形成し、その中央付近のチャ
ネル領域の表面にゲート絶縁膜106を形成し、その表
面にn −poly −S 1層より成る庇107を形
成している。ここで、ゲート絶縁膜106の幅および長
さを庇107のそれらより小さクシ、ゲート絶縁膜の四
方の側壁が庇のそれらよりも内側に入り込んでいる。こ
の構造は、庇107を形成したあと、SL、02のエツ
チング時間を長めにすることで作製できる。第1、図(
c)は、導電層を形成したのちの基板断面図である。基
板表面の上方向上りAt金属を真空蒸着しA、4金属層
108を堆積している。このとき蒸着で飛来するAtビ
ームは基板面にほぼ垂直であり、庇107の突起部下部
の能動層あるいは、ゲート絶縁膜106の側面などには
堆積せず、ゲート電極となり5る庇107と底表面のA
t金属層はソース領域あるいはドレイン領域のA/、金
属層と電気的に完全に分離している。ソース領域とドレ
イン領域に堆積したAt金属層はゲート絶縁膜106お
よびその表面の庇107によりてマスクされ形成される
ので自己整合である。なおAt金属層108の層厚は、
ゲート絶縁膜より薄くして、約1oooXである。第1
図(d)はソース金属層109.ドレイン金属層110
.ゲート金属J5111を形成したのちの基板断面図で
ある。
At金属層をシンタリングしたのちのフォトエツチング
法により、At金属層をパターン化した。
法により、At金属層をパターン化した。
第1図(iは完成した薄膜トランジスタの基板断面図で
ある。基板表面に感光性ポリイミドを塗布したのち、コ
ンタクトホールを開It、400℃でキュアを行なって
パッシベーションfN112.!:した。その後A 7
=金属を蒸着してパターニングしソース電極113.ド
レイン電極114およびゲート?I!極115を形成し
た。
ある。基板表面に感光性ポリイミドを塗布したのち、コ
ンタクトホールを開It、400℃でキュアを行なって
パッシベーションfN112.!:した。その後A 7
=金属を蒸着してパターニングしソース電極113.ド
レイン電極114およびゲート?I!極115を形成し
た。
このようにして作製した薄膜トランジスタは、エンハン
スメント型のルチャネル特性を示し、電子の電解効果移
動度が18 d/V−El 、 0N10F’IP比は
6桁以上を示した。
スメント型のルチャネル特性を示し、電子の電解効果移
動度が18 d/V−El 、 0N10F’IP比は
6桁以上を示した。
なお、本実施例においては能動層にpo’Ly −Si
材料を用いたが、これに限らす0−3iでも良いまた、
ゲート絶縁膜材料としてシリコン窒化膜やアルミナ等も
使用できる。庇は導電体であれば良く他の半導体材料や
金属でも良い。
材料を用いたが、これに限らす0−3iでも良いまた、
ゲート絶縁膜材料としてシリコン窒化膜やアルミナ等も
使用できる。庇は導電体であれば良く他の半導体材料や
金属でも良い。
(実施例−2)
本発明の第2の実施例として自己整合の手段として選択
堆積法を用いた薄膜トランジスタの製造方法について述
べる。第2図は本発明の第二の実施例を説明するもので
、選択堆積法によるN膜トランジスタの製造方法を示す
基板断面図である。
堆積法を用いた薄膜トランジスタの製造方法について述
べる。第2図は本発明の第二の実施例を説明するもので
、選択堆積法によるN膜トランジスタの製造方法を示す
基板断面図である。
第2図(α)は薄膜堆積後の基板断面図であり、構造お
よび堆積方法は実施例−1で述べた第1図(α)のもの
と同様である。第2図(b)はゲート絶縁膜形成後の基
板断面図で、/ンドープpoly−s1層202を島状
にエツチングして能動層205を形成し、その後エツチ
ングによって能動層205の中央付近にゲート絶縁膜2
06およびゲート電極207を形成する。第2図(C)
はn+型poly −Si膜208がソース領域、ドレ
イン領域およびゲート電極のpoly−8i 表面に
のみ選択的に堆積している。poly −Si膜の選択
的な堆積方法は次の様である。まず、第2図(b)に示
す基板を減圧(IVD装置にセットし、3 T+)rr
の減圧下で基板表面を不活性ガスで十分にパージす
るパージ終了後、同減圧下で基板を600℃に加熱し、
プロセスガスな導入する。プロセスガスハ初め不活性ガ
スで稀釈された塩化水素(HOl)ガスを導入し、次に
それに加えて、不活性ガスで希釈されたジクロルシラン
(5iH2c12 )ガスおよびPH,ガスを導入する
。ジクロルシラ、ンガスが導入されるとpoly −S
i膜が下地のpo:Ly −Si表面にのみ堆積し、ガ
ラス基板あるいはSiO□膜上には堆積しない、いわゆ
る選択堆積が起こるこのときPH,が熱分解されてpo
1y !E l膜内にPがドーピングされ高濃度の
n 型poly −Si膜が形成されるのである。選択
堆積したn+型poly −Si膜の膜厚はゲート絶縁
膜の厚みよりも薄(形成し、ソース領域部あるいはドレ
イン領域部がゲート電極部と短絡しないよう注意しなけ
ればならない。第2図(d)は完成した薄膜トランジス
タの断面図である。選択堆積後の基板表面に層間絶縁膜
としてS i O,膜209をスパッタにて形成し、コ
ンタクトホールな開けたのち、蒸着したAt金属にてソ
ース電極210.ドレイン電極211およびゲート電極
212を形成しているAt金属とn 型po 1y−8
i膜は500℃でシンタリングを行なってオーミック接
続をとった。
よび堆積方法は実施例−1で述べた第1図(α)のもの
と同様である。第2図(b)はゲート絶縁膜形成後の基
板断面図で、/ンドープpoly−s1層202を島状
にエツチングして能動層205を形成し、その後エツチ
ングによって能動層205の中央付近にゲート絶縁膜2
06およびゲート電極207を形成する。第2図(C)
はn+型poly −Si膜208がソース領域、ドレ
イン領域およびゲート電極のpoly−8i 表面に
のみ選択的に堆積している。poly −Si膜の選択
的な堆積方法は次の様である。まず、第2図(b)に示
す基板を減圧(IVD装置にセットし、3 T+)rr
の減圧下で基板表面を不活性ガスで十分にパージす
るパージ終了後、同減圧下で基板を600℃に加熱し、
プロセスガスな導入する。プロセスガスハ初め不活性ガ
スで稀釈された塩化水素(HOl)ガスを導入し、次に
それに加えて、不活性ガスで希釈されたジクロルシラン
(5iH2c12 )ガスおよびPH,ガスを導入する
。ジクロルシラ、ンガスが導入されるとpoly −S
i膜が下地のpo:Ly −Si表面にのみ堆積し、ガ
ラス基板あるいはSiO□膜上には堆積しない、いわゆ
る選択堆積が起こるこのときPH,が熱分解されてpo
1y !E l膜内にPがドーピングされ高濃度の
n 型poly −Si膜が形成されるのである。選択
堆積したn+型poly −Si膜の膜厚はゲート絶縁
膜の厚みよりも薄(形成し、ソース領域部あるいはドレ
イン領域部がゲート電極部と短絡しないよう注意しなけ
ればならない。第2図(d)は完成した薄膜トランジス
タの断面図である。選択堆積後の基板表面に層間絶縁膜
としてS i O,膜209をスパッタにて形成し、コ
ンタクトホールな開けたのち、蒸着したAt金属にてソ
ース電極210.ドレイン電極211およびゲート電極
212を形成しているAt金属とn 型po 1y−8
i膜は500℃でシンタリングを行なってオーミック接
続をとった。
本実施例においては、PH3ガスを導入したn+型po
ly Si膜を選択堆積したが、これに限らず例えば
ジボラン(BzHa)ガスを導入したp+型poly
−Si膜を選択堆積した薄膜トランジスタを製造するこ
とも可能である。
ly Si膜を選択堆積したが、これに限らず例えば
ジボラン(BzHa)ガスを導入したp+型poly
−Si膜を選択堆積した薄膜トランジスタを製造するこ
とも可能である。
第3図は本実施例の応用で、同一基板上にnチャネル型
薄膜トランジスタとpチャネル型g[トランジスタを形
成した基板断面図である。ガラス基板上での0M0Sロ
ジツク回路の構成を意図したものである。0A−2ガラ
ス基板301上にnチャネル簿膜トランジスタ302と
pチャネル簿膜トランジスタ503を形成している。両
薄膜トランジスタの能動部304.ゲート絶縁膜305
、ゲート電極3069層間絶縁膜309および電極51
0は同一工程で形成し、n 型pO1y −Si膜30
7とp 型poly −Si膜308はそれぞれ別工程
で形成した。すなわち、同一工程のものは前述の第2図
で示したそれぞれの工程と同じであり、別工程のものは
、n+型1)017−8ipを形成するどきはpチャネ
ル薄膜トランジスタ領域を、p+型poly −Si膜
を形成するときはnチャネル薄膜トランジスタ領域をそ
れぞれパッシベーション膜で保護した。
薄膜トランジスタとpチャネル型g[トランジスタを形
成した基板断面図である。ガラス基板上での0M0Sロ
ジツク回路の構成を意図したものである。0A−2ガラ
ス基板301上にnチャネル簿膜トランジスタ302と
pチャネル簿膜トランジスタ503を形成している。両
薄膜トランジスタの能動部304.ゲート絶縁膜305
、ゲート電極3069層間絶縁膜309および電極51
0は同一工程で形成し、n 型pO1y −Si膜30
7とp 型poly −Si膜308はそれぞれ別工程
で形成した。すなわち、同一工程のものは前述の第2図
で示したそれぞれの工程と同じであり、別工程のものは
、n+型1)017−8ipを形成するどきはpチャネ
ル薄膜トランジスタ領域を、p+型poly −Si膜
を形成するときはnチャネル薄膜トランジスタ領域をそ
れぞれパッシベーション膜で保護した。
以上の実施例に述べた薄膜トランジスタの製造方法は、
アクティブマトリクス型液晶デイスプレィや、プラズマ
デイスプレィ、イメージセンサなどの画素のスイッチン
グトランジスタや、ドライバ用0MO3回路を構成する
トランジスタの製造方法として利用できるものである。
アクティブマトリクス型液晶デイスプレィや、プラズマ
デイスプレィ、イメージセンサなどの画素のスイッチン
グトランジスタや、ドライバ用0MO3回路を構成する
トランジスタの製造方法として利用できるものである。
[発明の効果コ
本発明には以上に列記するような格別なる発明の効果が
ある。
ある。
(1)600℃以下の低温においてセルファラインが可
能であるので、安価で大面積のガラス基板が使え、しか
も特性の優れた薄膜トランジスタが製造できろ。
能であるので、安価で大面積のガラス基板が使え、しか
も特性の優れた薄膜トランジスタが製造できろ。
(2) セルファライン化が可能になり、基板の伸縮
によるアライメント精度の許容範囲が広まったので、製
造歩留りが向上する。
によるアライメント精度の許容範囲が広まったので、製
造歩留りが向上する。
(3) セルファライン化が可能であるから、入力容
量の小さな薄膜トランジスタが形成でき、そのため、ロ
ジック回路等を構成した場合に、動作速度を大きく向上
できる。
量の小さな薄膜トランジスタが形成でき、そのため、ロ
ジック回路等を構成した場合に、動作速度を大きく向上
できる。
第1図(α)〜CI=)は本発明の第一の実施例を説明
するもので、蒸着法を用いた薄膜トランジスタの製造工
程を示す基板断面図である。 第2図(α)〜(d)は本発明の第二の実施例を説明す
るもので、選択堆積法による薄膜トランジスタの製造方
法を示す基板断面図である。 第5図は本実施例の応用で、同一基板上にnチャネル型
薄膜トランジスタとpチャネル型簿膜トランジスタを形
成した基板断面図である。 101.201・・・・・・ガラス基板105.205
・・・・・・能動層 106.206・・・・・・ゲート絶縁膜107
・・・・・・庇 108 ・・・・・・At金属層109
・・・・・・ンース金属層110 ・・・
・・・ドレイン金属層111 ・・・・・・ゲー
ト金属層208.507・・・・・・n十型poly
−Si膜50B ・・・・・・p 型poly
−Si膜第す図
するもので、蒸着法を用いた薄膜トランジスタの製造工
程を示す基板断面図である。 第2図(α)〜(d)は本発明の第二の実施例を説明す
るもので、選択堆積法による薄膜トランジスタの製造方
法を示す基板断面図である。 第5図は本実施例の応用で、同一基板上にnチャネル型
薄膜トランジスタとpチャネル型簿膜トランジスタを形
成した基板断面図である。 101.201・・・・・・ガラス基板105.205
・・・・・・能動層 106.206・・・・・・ゲート絶縁膜107
・・・・・・庇 108 ・・・・・・At金属層109
・・・・・・ンース金属層110 ・・・
・・・ドレイン金属層111 ・・・・・・ゲー
ト金属層208.507・・・・・・n十型poly
−Si膜50B ・・・・・・p 型poly
−Si膜第す図
Claims (1)
- (1)絶縁性基板上に形成された絶縁ゲート型構造を有
する薄膜トランジスタの製造方法において、絶縁性基板
表面にトランジスタの能動層を形成する工程と、前記能
動層のチャネル領域表面にゲート絶縁膜を形成する工程
と、少なくも前記能動層のソース領域およびドレイン領
域に前記ゲート絶縁膜をマスクとして導電層を形成する
工程を含むことを特徴とする薄膜トランジスタの製造方
法(2)前記導電層を形成する工程に、選択的堆積工程
を含むことを特徴とする請求項第1項記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63215381A JPH0265138A (ja) | 1988-08-30 | 1988-08-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63215381A JPH0265138A (ja) | 1988-08-30 | 1988-08-30 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0265138A true JPH0265138A (ja) | 1990-03-05 |
Family
ID=16671357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63215381A Pending JPH0265138A (ja) | 1988-08-30 | 1988-08-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0265138A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007059880A (ja) * | 2005-07-08 | 2007-03-08 | Kovio Inc | Rfidタグを製造する方法およびrfidタグを用いて形成される機構 |
JP2011101027A (ja) * | 2009-03-31 | 2011-05-19 | Panasonic Corp | フレキシブル半導体装置およびその製造方法 |
WO2013011787A1 (ja) * | 2011-07-15 | 2013-01-24 | 住友電気工業株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-08-30 JP JP63215381A patent/JPH0265138A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007059880A (ja) * | 2005-07-08 | 2007-03-08 | Kovio Inc | Rfidタグを製造する方法およびrfidタグを用いて形成される機構 |
JP2011101027A (ja) * | 2009-03-31 | 2011-05-19 | Panasonic Corp | フレキシブル半導体装置およびその製造方法 |
US8895373B2 (en) | 2009-03-31 | 2014-11-25 | Panasonic Corporation | Method for manufacturing flexible semiconductor device having gate electrode disposed within an opening of a resin film |
WO2013011787A1 (ja) * | 2011-07-15 | 2013-01-24 | 住友電気工業株式会社 | 半導体装置の製造方法 |
JP2013026248A (ja) * | 2011-07-15 | 2013-02-04 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
US8802552B2 (en) | 2011-07-15 | 2014-08-12 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
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