JP2797361B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2797361B2 JP2797361B2 JP1008206A JP820689A JP2797361B2 JP 2797361 B2 JP2797361 B2 JP 2797361B2 JP 1008206 A JP1008206 A JP 1008206A JP 820689 A JP820689 A JP 820689A JP 2797361 B2 JP2797361 B2 JP 2797361B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に非晶質シリコン膜を用いた
半導体装置に関するものである。
半導体装置に関するものである。
従来の技術 近年、非晶質シリコン（以下aSiと略す）を用いた薄
膜トランジスタアレーは低温で大面積化が可能であり、
安定性も優れていることから、液晶表示用基板、イメー
ジセンサへの応用が積極的に行なわれている。しかもこ
のaSiを用いた薄膜トランジスタアレーは多種多様の構
成ができ、作製方法も数限りなく存在する。その中でも
逆スタガ構造のものについて下記にのべる。
膜トランジスタアレーは低温で大面積化が可能であり、
安定性も優れていることから、液晶表示用基板、イメー
ジセンサへの応用が積極的に行なわれている。しかもこ
のaSiを用いた薄膜トランジスタアレーは多種多様の構
成ができ、作製方法も数限りなく存在する。その中でも
逆スタガ構造のものについて下記にのべる。
第３図は薄膜トランジスタの工程断面図である。同図
（ａ）の工程はゲート電極形成工程であり、例えばCr金
属をスパッタにより、1000A被着形成し、Crを硝酸セリ
ウムアンモニウムを主成分とした溶液で選択的にエッチ
ングを行なう工程である。同図（ｂ）の工程は三層デポ
工程で、例えば4000A/500A/1000Aの膜厚で第１のシリコ
ン窒化層（以下SiNX層と略す）、不純物をほとんど含ま
ない第１のaSi層そして再び第２のSiNX層を好ましくは
連続的に被着する。これらの薄膜はいずれもシラン（以
下SiH4層と略す）ガスを主成分とする原料ガスを300℃
前後の温度で高周波グロー放電により分解、合成するプ
ラズマシーヴイディー（CVD）法によって作製される。
同図（ｃ）の工程は半導体層保護膜形成工程で、第２の
SiNX層をゲート上にのみ選択的に残した後、SiH4ガスに
PH3ガスを添加したプラズマ放電によって全面に500A程
度の膜厚の不純物を含む第２のaSi層を被着する。同図
（ｄ）の工程はソース・ドレイン電極形成工程で、例え
ば全面にMoSi2/Alをスパッタで1000A/7000A被着し燐酸
系の溶液でAlを選択的に食刻し、形成したAlパターンを
マスクとして,MoSi2、第１、第２のaSi層をフッ硝酸系
の溶液で選択的に食刻する工程である。この構造によっ
て安定な容量が実現できることが特開昭57−45968号公
報に開示されている。
（ａ）の工程はゲート電極形成工程であり、例えばCr金
属をスパッタにより、1000A被着形成し、Crを硝酸セリ
ウムアンモニウムを主成分とした溶液で選択的にエッチ
ングを行なう工程である。同図（ｂ）の工程は三層デポ
工程で、例えば4000A/500A/1000Aの膜厚で第１のシリコ
ン窒化層（以下SiNX層と略す）、不純物をほとんど含ま
ない第１のaSi層そして再び第２のSiNX層を好ましくは
連続的に被着する。これらの薄膜はいずれもシラン（以
下SiH4層と略す）ガスを主成分とする原料ガスを300℃
前後の温度で高周波グロー放電により分解、合成するプ
ラズマシーヴイディー（CVD）法によって作製される。
同図（ｃ）の工程は半導体層保護膜形成工程で、第２の
SiNX層をゲート上にのみ選択的に残した後、SiH4ガスに
PH3ガスを添加したプラズマ放電によって全面に500A程
度の膜厚の不純物を含む第２のaSi層を被着する。同図
（ｄ）の工程はソース・ドレイン電極形成工程で、例え
ば全面にMoSi2/Alをスパッタで1000A/7000A被着し燐酸
系の溶液でAlを選択的に食刻し、形成したAlパターンを
マスクとして,MoSi2、第１、第２のaSi層をフッ硝酸系
の溶液で選択的に食刻する工程である。この構造によっ
て安定な容量が実現できることが特開昭57−45968号公
報に開示されている。
発明が解決しようとする課題 上述した従来のTFTアレーは７枚の製膜工程を必要と
し必然的にフォトマスク枚数が４枚以上になり、作製工
程が長くコスト的には苦しいことは明かである。その作
製工程の中でプラズマCVD法は確立した技術ではあるが
メンテサイクルが他の装置に比べて非常に短く、メンテ
方法も難しい。また、パラメータが多いから制御しにく
いので、なるべく回数を減らし安定なプロセスを確立す
る必要がある。そして、プロセスの歩留まり向上を妨げ
になっているn+aSi剥離という問題点がある。
し必然的にフォトマスク枚数が４枚以上になり、作製工
程が長くコスト的には苦しいことは明かである。その作
製工程の中でプラズマCVD法は確立した技術ではあるが
メンテサイクルが他の装置に比べて非常に短く、メンテ
方法も難しい。また、パラメータが多いから制御しにく
いので、なるべく回数を減らし安定なプロセスを確立す
る必要がある。そして、プロセスの歩留まり向上を妨げ
になっているn+aSi剥離という問題点がある。
逆に、ソース・ドレイン電極に使用されている金属と
不純物を含まないaSi層との間に、n+aSi層を介在しなけ
ればオーミック接続になりにくくTFT個々の性能のばら
つきが大きい。
不純物を含まないaSi層との間に、n+aSi層を介在しなけ
ればオーミック接続になりにくくTFT個々の性能のばら
つきが大きい。
本発明はかかる従来技術の課題に鑑み、構造が簡素で
工程の少なく不良発生率の少ない配線抵抗が小さいTFT
アレーを提供することを目的とする。
工程の少なく不良発生率の少ない配線抵抗が小さいTFT
アレーを提供することを目的とする。
課題を解決するための手段 本発明の半導体装置は、上記目的を達成するために、
不純物をほとんど含有しない非晶質シリコン層を用いた
半導体装置であって、Alを含有するソース・ドレイン電
極と前記非晶質シリコン層との間に、不純物を含有する
非晶質シリコン層を介さず、非金属イオンを含有し高融
点金属を主成分とする膜を介在させ、かつ、前記非金属
イオンを含有した高融点金属を主成分とする膜の前記非
金属イオンの濃度を、前記非晶質シリコン層に近接する
にしたがって高くなるようにしたことを特徴とする構成
となっている。
不純物をほとんど含有しない非晶質シリコン層を用いた
半導体装置であって、Alを含有するソース・ドレイン電
極と前記非晶質シリコン層との間に、不純物を含有する
非晶質シリコン層を介さず、非金属イオンを含有し高融
点金属を主成分とする膜を介在させ、かつ、前記非金属
イオンを含有した高融点金属を主成分とする膜の前記非
金属イオンの濃度を、前記非晶質シリコン層に近接する
にしたがって高くなるようにしたことを特徴とする構成
となっている。
作用 上記手段を用いるとn+aSi膜を形成する必要がなくな
る。あるいは、n+aSi膜を介しても歩留を上げ、TFTアレ
ー特性を向上させることができる。まず、n+aSi膜を形
成しない半導体素子は、プラズマCVD法を一回のみで構
成でき、工程数が減り生産性が向上する。また、現状で
の歩留まりに大きな影響を及ぼしているプロセス不良の
一つであるn+aSi剥離という問題点がなくなる。その
上、n+aSi膜を含んだ多層膜のエッチングにおいてn+aSi
膜のオーバーエッチングがなくなり、プロセス的に安定
になる。
る。あるいは、n+aSi膜を介しても歩留を上げ、TFTアレ
ー特性を向上させることができる。まず、n+aSi膜を形
成しない半導体素子は、プラズマCVD法を一回のみで構
成でき、工程数が減り生産性が向上する。また、現状で
の歩留まりに大きな影響を及ぼしているプロセス不良の
一つであるn+aSi剥離という問題点がなくなる。その
上、n+aSi膜を含んだ多層膜のエッチングにおいてn+aSi
膜のオーバーエッチングがなくなり、プロセス的に安定
になる。
実施例 （実施例１） 本発明は、非晶質シリコンを用いた半導体装置におけ
る配線と半導体層との接続に関するものであるが下記に
TFTを例にとって説明する。
る配線と半導体層との接続に関するものであるが下記に
TFTを例にとって説明する。
第１図は、TFTの工程断面図である。同図（ａ）の工
程はゲート電極形成工程であり、例えばCr金属をスパッ
タにより、1000A被着形成し、Crを硝酸セリウムアンモ
ニウムを主成分とした溶液で選択的にエッチングを行な
う工程である。同図（ｂ）の工程は三層デポ工程で、例
えば4000A/500A/1000Aの膜厚で第１のSiNX層、不純物を
ほとんど含まないaSi層そして再び第２のSiNX層を好ま
しくは連続的に被着する。これらの薄膜はいずれもSiH4
層ガスを主成分とする原料ガスを300℃前後の温度で高
周波グロー放電により分解、合成するプラズマCVDによ
って作製される。同図（ｃ）の工程は半導体層保護膜形
成工程で、第２のSiNX層をゲート上にのみ選択的に残し
た後、MoSi2をスパッタ装置で形成するときにPH3/PH3＋
Arの比が0.01から0.15までの間の混合ガスでRF放電を行
い、リンイオンを含有したMoSi2を形成する。同図
（ｄ）の工程はソース・ドレイン電極形成工程で、例え
ば全面にAlをスパッタで7000A被着し燐酸系の溶液でAl
を選択的に食刻し、形成したAlパターンをマスクとし
て,MoSi2、aSi層をフッ硝酸系の溶液で選択的に食刻す
る工程である。
程はゲート電極形成工程であり、例えばCr金属をスパッ
タにより、1000A被着形成し、Crを硝酸セリウムアンモ
ニウムを主成分とした溶液で選択的にエッチングを行な
う工程である。同図（ｂ）の工程は三層デポ工程で、例
えば4000A/500A/1000Aの膜厚で第１のSiNX層、不純物を
ほとんど含まないaSi層そして再び第２のSiNX層を好ま
しくは連続的に被着する。これらの薄膜はいずれもSiH4
層ガスを主成分とする原料ガスを300℃前後の温度で高
周波グロー放電により分解、合成するプラズマCVDによ
って作製される。同図（ｃ）の工程は半導体層保護膜形
成工程で、第２のSiNX層をゲート上にのみ選択的に残し
た後、MoSi2をスパッタ装置で形成するときにPH3/PH3＋
Arの比が0.01から0.15までの間の混合ガスでRF放電を行
い、リンイオンを含有したMoSi2を形成する。同図
（ｄ）の工程はソース・ドレイン電極形成工程で、例え
ば全面にAlをスパッタで7000A被着し燐酸系の溶液でAl
を選択的に食刻し、形成したAlパターンをマスクとし
て,MoSi2、aSi層をフッ硝酸系の溶液で選択的に食刻す
る工程である。
なお、本実施例は、第１図（ａ）の工程で、Crのゲー
ト配線を形成するのにスパッタ法を使用したが、金属層
３が形成できるならば、蒸着方法を問わず、例えば、電
子ビーム法、CVD法、抵抗加熱法等でもかまわない。ま
た、材料の種類は、高温処理を行っても半導体層または
絶縁体層に拡散しない物質であれば、ITO、MoSi2、MoTa
等でも構わない。また、本実施例では非金属イオンを含
有する膜としてPH3ガスを混入したRF放電スパッタ法に
よるMoSi2膜を形成したが、本発明は、蒸着方法を問わ
ず、例えば、非金属イオンを含有したターゲットをスパ
ッタする方法、CVD法、イオンシャワー法等でもかまわ
ない。そして、膜として、MoSi2だけでなく、高融点金
属を主成分とした物質であれば任意のものでよい。
ト配線を形成するのにスパッタ法を使用したが、金属層
３が形成できるならば、蒸着方法を問わず、例えば、電
子ビーム法、CVD法、抵抗加熱法等でもかまわない。ま
た、材料の種類は、高温処理を行っても半導体層または
絶縁体層に拡散しない物質であれば、ITO、MoSi2、MoTa
等でも構わない。また、本実施例では非金属イオンを含
有する膜としてPH3ガスを混入したRF放電スパッタ法に
よるMoSi2膜を形成したが、本発明は、蒸着方法を問わ
ず、例えば、非金属イオンを含有したターゲットをスパ
ッタする方法、CVD法、イオンシャワー法等でもかまわ
ない。そして、膜として、MoSi2だけでなく、高融点金
属を主成分とした物質であれば任意のものでよい。
また、本実施例では基板としてガラスを用いたが、絶
縁基板であれば任意のものでよく、絶縁膜としてSiNX層
を使用したが、少なくとも一層以上の絶縁膜であれば材
料の種類・蒸着方法を問わず任意のものであってもよ
い。最後に、MoSi2/Alを本実施例では導電膜に採用した
が、少なくとも導電体が一層以上あり、かつ、絶縁膜の
コンタクトホールの段差をカバーするものであれば任意
のものでよい。
縁基板であれば任意のものでよく、絶縁膜としてSiNX層
を使用したが、少なくとも一層以上の絶縁膜であれば材
料の種類・蒸着方法を問わず任意のものであってもよ
い。最後に、MoSi2/Alを本実施例では導電膜に採用した
が、少なくとも導電体が一層以上あり、かつ、絶縁膜の
コンタクトホールの段差をカバーするものであれば任意
のものでよい。
（実施例２） 実施例２の工程断面図を第２図に示す。実施例１の工
程とほぼ同じであるが、同図（ｃ）の工程は、PH3＋Ar
の混合ガスでRF放電を行うときに、放電開始と同時にPH
3/PH3＋Arの比を0.15の状態にしておき放電終了時には
0.01になるように混合ガスのガス比を時間に関して変化
させてMoSi2を形成される。本実施例は、不純物を含ま
ないaSi層とMoSi2との界面にＰイオンの濃度を高くする
ことにより接続抵抗を下げると同時にMoSi2とAlの界面
はＰイオン濃度を０にすることにより配線抵抗を下げる
ことができる。
程とほぼ同じであるが、同図（ｃ）の工程は、PH3＋Ar
の混合ガスでRF放電を行うときに、放電開始と同時にPH
3/PH3＋Arの比を0.15の状態にしておき放電終了時には
0.01になるように混合ガスのガス比を時間に関して変化
させてMoSi2を形成される。本実施例は、不純物を含ま
ないaSi層とMoSi2との界面にＰイオンの濃度を高くする
ことにより接続抵抗を下げると同時にMoSi2とAlの界面
はＰイオン濃度を０にすることにより配線抵抗を下げる
ことができる。
（実施例３） 本実施例は、実施例１と実施例２の各（ｃ）工程に第
２のSiNX層をゲート上にのみ選択的に残した後に、SiH4
ガスにPH3ガスを添加したプラズマ放電によって全面に5
00A程度の膜厚の不純物を含む第２のaSi層を被着する工
程を加えたもので、実施例１と実施例２に比べ工程は増
えるが、金属膜とn+aSi膜の密着性が良くなりn+aSi剥離
がなくなり歩留が向上し、なおかつ、接続抵抗も下がり
TFTアレー特性も向上する。
２のSiNX層をゲート上にのみ選択的に残した後に、SiH4
ガスにPH3ガスを添加したプラズマ放電によって全面に5
00A程度の膜厚の不純物を含む第２のaSi層を被着する工
程を加えたもので、実施例１と実施例２に比べ工程は増
えるが、金属膜とn+aSi膜の密着性が良くなりn+aSi剥離
がなくなり歩留が向上し、なおかつ、接続抵抗も下がり
TFTアレー特性も向上する。
発明の効果 本発明は、従来のTFT構造とは違い、新しい構造で、
この構造を用いたTFTアレーを液晶表示装置に採用する
とTFTアレーの不良原因の一つであるn+aSi剥離という課
題が解決し、歩留まりを向上させるものである。n+aSi
膜を形成しない半導体素子は、不純物を含まないaSi層
と金属配線との接続のオーミック性を保ちつつCVDの製
膜工程が短縮できるため、量産性に富み、技術的に工場
導入が可能である。また、n+aSi膜を介した半導体素子
は、金属膜とn+aSi膜の密着性が良くなりn+aSi剥離がな
くなり歩留が向上し、なおかつ、接続抵抗も下がりTFT
アレー特性も向上する。そして、半導体層のオーミック
接続を必要とするMOS構造にも適用できる。
この構造を用いたTFTアレーを液晶表示装置に採用する
とTFTアレーの不良原因の一つであるn+aSi剥離という課
題が解決し、歩留まりを向上させるものである。n+aSi
膜を形成しない半導体素子は、不純物を含まないaSi層
と金属配線との接続のオーミック性を保ちつつCVDの製
膜工程が短縮できるため、量産性に富み、技術的に工場
導入が可能である。また、n+aSi膜を介した半導体素子
は、金属膜とn+aSi膜の密着性が良くなりn+aSi剥離がな
くなり歩留が向上し、なおかつ、接続抵抗も下がりTFT
アレー特性も向上する。そして、半導体層のオーミック
接続を必要とするMOS構造にも適用できる。
第１図は本発明の実施例１のTFTの工程断面図、第２図
は本発明の実施例２のTFTの工程断面図、第３図は従来
のTFTの工程断面図である。 ２……Cr層、３……第１のSiNX、４……aSi膜、５……
第２のSiNX、６……ＰイオンドープMoSi2。
は本発明の実施例２のTFTの工程断面図、第３図は従来
のTFTの工程断面図である。 ２……Cr層、３……第１のSiNX、４……aSi膜、５……
第２のSiNX、６……ＰイオンドープMoSi2。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 伸一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭61−184882（ＪＰ，Ａ) 特開 昭62−115868（ＪＰ，Ａ) 特開 平２−150067（ＪＰ，Ａ) 特開 昭60−183770（ＪＰ，Ａ) 特開 昭63−309923（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786 H01L 29/40
Claims (1)
- 【請求項１】不純物をほとんど含有しない非晶質シリコ
ン層を用いた半導体装置であって、Alを含有するソース
・ドレイン電極と前記非晶質シリコン層との間に、不純
物を含有する非晶質シリコン層を介さず、非金属イオン
を含有し高融点金属を主成分とする膜を介在させ、か
つ、前記非金属イオンを含有した高融点金属を主成分と
する膜の前記非金属イオンの濃度を、前記非晶質シリコ
ン層に近接するにしたがって高くなるようにしたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008206A JP2797361B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008206A JP2797361B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188928A JPH02188928A (ja) | 1990-07-25 |
| JP2797361B2 true JP2797361B2 (ja) | 1998-09-17 |
Family
ID=11686773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008206A Expired - Fee Related JP2797361B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797361B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184882A (ja) * | 1985-02-12 | 1986-08-18 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS62115868A (ja) * | 1985-11-15 | 1987-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02150067A (ja) * | 1988-11-30 | 1990-06-08 | Sumitomo Metal Ind Ltd | 薄膜半導体装置 |
-
1989
- 1989-01-17 JP JP1008206A patent/JP2797361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02188928A (ja) | 1990-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |