JPH05144278A

JPH05144278A - フラツシユ・メモリ

Info

Publication number: JPH05144278A
Application number: JP30489491A
Authority: JP
Inventors: Takao Akaogi; 隆男赤荻
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-20
Filing date: 1991-11-20
Publication date: 1993-06-11
Anticipated expiration: 2016-03-07
Also published as: JP3144002B2

Abstract

(57)【要約】【目的】セル・トランジスタに書き込まれているデータ
の消去をチップあるいはブロックを単位として電気的に
一括して行うように構成されるフラッシュ・メモリに関
し、チップ面積の増大を招くことなく、消去ブロックの
数を増加することができるようにする。【構成】×１構成の本来的なブロック２７を消去ブロッ
ク２８₀・・・２８_mに区分すると共に、消去ブロック２
８₀・・・２８_mとは別個独立のソース線４０_Rを設けて
なる冗長用のブロック２０を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置のう
ち、メモリセル・トランジスタとして、ＥＥＰＲＯＭ
（Electrically Erasable and Programmable Read Only
Memory）セル・トランジスタ（以下、セル・トランジ
スタという）を有し、かかるセル・トランジスタに書き
込まれているデータの消去をチップあるいはブロックを
単位として電気的に一括して行うように構成されるフラ
ッシュ・メモリに関する。

【０００２】一般に、半導体記憶装置においては、製造
歩留りが製造コストに直接影響するため、製造歩留りの
向上が重要視される。かかる製造歩留りの向上を図る一
方法として冗長技術がある。フラッシュ・メモリでは、
その動作の関係上、コラム冗長（不良のビット線を冗長
用のビット線で置き換える）技術が一般的に採用されて
いる。

【０００３】

【従来の技術】従来、フラッシュ・メモリとして、図３
にその要部を示すようなものが知られている。図中、１
は、欠陥セルがなければ、そのまま使用される本来的な
ブロック、２は、ブロック１に欠陥セルがある場合、こ
の欠陥セルを含むコラムに代えて使用される冗長用のブ
ロックである。

【０００４】また、３₀、３₁、４₀、４₁は本来的なセル
・トランジスタ、５₀、５₁は冗長用のセル・トランジス
タ、６₀、６₁はセル・トランジスタの選択を行うワード
線、Ｘ₀、Ｘ₁はロウアドレスをデコードするロウデコー
ダ（図示せず）から出力されるワード線選択信号であ
る。

【０００５】また、７₀、７_nは本来的なビット線、７_R
は冗長用のビット線、８₀、８_nは本来的なコラムゲート
をなすｎＭＯＳトランジスタ、８_Rは冗長用のコラムゲ
ートをなすｎＭＯＳトランジスタ、Ｙ₀、Ｙ_nは本来的な
コラム選択信号、ＲＥＤは冗長コラム選択信号、９は読
み出されたデータを増幅するセンスアンプである。

【０００６】また、１０は本来的なブロック１のセル・
トランジスタ３₀、３₁・・・、４₀、４₁・・・及び冗長
用のブロック２のセル・トランジスタ５₀、５₁・・・に
共通に設けられたソース線、１１はソース線１０を介し
てセル・トランジスタ３₀、３₁・・・、４₀、４₁・・
・、５₀、５₁・・・にソース電圧を供給するソース電源
回路である。

【０００７】ここに、セル・トランジスタ３₀、３₁・・
・、４₀、４₁・・・、５₀、５₁・・・は、図４にその概
略的断面図を示すように構成されている。図中、１２は
Ｐ^-型シリコン基板、１３はＮ⁺拡散層からなるドレイ
ン、１４はＮ⁺拡散層からなるソース、１５はフローテ
ィングゲート、１６はコントロールゲート、Ｖ_Gはコン
トロールゲート電圧、Ｖ_Dはドレイン電圧、Ｖ_Sはソース
電圧である。

【０００８】かかるセル・トランジスタでは、書込み
時、例えば、Ｖ_G＝１２［Ｖ］、Ｖ_D＝６［Ｖ］、Ｖ_S＝
０［Ｖ］とされ、ドレイン１３からフローティングゲー
ト１５に電子が注入され、読出し時は、例えば、Ｖ_G＝
５［Ｖ］、Ｖ_D＝１［Ｖ］、Ｖ_S＝０［Ｖ］とされる。ま
た、消去時には、例えば、Ｖ_G＝０［Ｖ］、Ｖ_D＝開放、
Ｖ_S＝１２［Ｖ］とされ、フローティングゲート１５か
らソース１４に電子が引き抜かれる。

【０００９】かかる従来のフラッシュ・メモリにおいて
は、本来的なブロック１のセル・トランジスタ３₀、３₁
・・・、４₀、４₁・・・と、冗長用のブロック２のセル
・トランジスタ５₀、５₁・・・とで１本のソース線１０
を共用するように構成されているので、セル・トランジ
スタ３₀、３₁・・・、４₀、４₁・・・のデータと、セル
・トランジスタ５₀、５₁・・・のデータは一括消去され
ることになる。

【００１０】

【発明が解決しようとする課題】このように、本来的な
ブロック１と、冗長用のブロック２とに共通のソース線
１０を設け、本来的なブロック１と、冗長用のブロック
２とを一括消去の単位とする従来のフラッシュ・メモリ
の構成に従えば、ユーザの要求に応えて、本来的なブロ
ック１を更に区分化し、この区分化したブロック毎にソ
ース線を設け、この区分化したブロック毎に一括消去を
行うことができるようにする場合、この区分化したブロ
ック毎には必ずしも必要でない冗長用のブロックを、区
分化したブロック毎にソース線を共通にして設けること
になり、チップ面積の増大を招いてしまうという問題点
があった。

【００１１】また、例えば、出力が８ビット、いわゆる
×８構成の場合、ソース線を共通にしてなる８個の×１
構成の本来的なブロックが必要になるが、従来のフラッ
シュ・メモリの構成に従えば、これら８個の×１構成の
本来的なブロックの各ブロック毎に冗長用のブロックを
設けることになり、チップ面を有効に利用することがで
きないという問題点があった。

【００１２】本発明は、かかる点に鑑み、チップ面積の
増大を招くことなく、一括消去すべき対象となる消去ブ
ロックの数を増加することができ、また、消去ブロック
の数を増加しない場合においても、多ビット構成とする
場合においては、チップ面を有効に利用し、チップの小
型化を図ることができるようにしたフラッシュ・メモリ
を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明によるフラッシュ
・メモリは、ソース線を共通にしてなる複数の本来的な
セル・トランジスタからなる複数の消去ブロックを設
け、これら複数の消去ブロックのそれぞれを一括消去の
単位ブロックとすると共に、前記複数の消去ブロックと
別個独立したソース線を共通にしてなる複数の冗長用の
セル・トランジスタからなる冗長用のブロックを前記複
数の消去ブロックに共通に設けて構成される。

【００１４】

【作用】本発明においては、ソース線を共通にしてなる
複数のセル・トランジスタからなる複数の消去ブロック
を設けているが、これら複数の消去ブロックのそれぞれ
にソース線を共通とする冗長ブロックを設けず、これら
複数の消去ブロックとは別個独立したソース線を共通に
してなる複数の冗長用のセル・トランジスタからなる冗
長用のブロックを複数の消去ブロックに共通に設けてい
る。

【００１５】したがって、本発明によれば、冗長用のブ
ロックのコラム数を減らし、チップ面積の増大を招くこ
となく、ユーザの要求に応えて、消去ブロックの数を増
加することができ、また、消去ブロックの数を増加しな
い場合においても、多ビット構成とする場合において
は、冗長用のブロックのコラム数を減らし、チップ面を
有効に利用し、チップの小型化を図ることができる。

【００１６】

【実施例】以下、図１及び図２を参照して、本発明の一
実施例について、出力が多ビット構成のフラッシュ・メ
モリを例にして説明する。

【００１７】図１は、本発明の一実施例の要部を示すブ
ロック図である。図中、１７はロウアドレスが入力され
るロウデコーダ、１８はコラムアドレス、冗長セル選択
信号及びテストセル選択信号が入力されるコラムデコー
ダである。

【００１８】また、１９は本来的なセル・トランジスタ
が配列された×８構成のブロック、２０は冗長用のセル
・トランジスタが配列された冗長用のブロック、２１は
テスト用のセル・トランジスタが配列されたテスト用の
ブロックである。

【００１９】また、２２₀、２２_mはブロック１９のソー
ス電源回路、２３は冗長用のブロック２０のソース電源
回路、２４はテスト用のブロック２１のソース電源回路
である。

【００２０】また、図２は本来的なブロック１９及び冗
長用のブロック２０の一部分を示す回路図であり、図
中、２７はブロック１９のうち、×１構成のブロックの
１個、２８₀、２８_mは消去ブロックである。

【００２１】また、２９₀、２９₁、３０₀、３０₁、３１
₀、３１₁、３２₀、３２₁は本来的なセル・トランジス
タ、３３₀、３３₁は冗長用のセル・トランジスタ、３４
₀、３４₁はセル・トランジスタの選択を行うワード線、
Ｘ₀、Ｘ₁はワード線選択信号である。

【００２２】また、３５₀、３５_a、３５_b、３５_nは本来
的なビット線、３６_Rは冗長用のビット線、３７₀、３７
_a、３７_b、３７_nは本来的なコラムゲートをなすｎＭＯ
Ｓトランジスタ、３８_Rは冗長用のコラムゲートをなす
ｎＭＯＳトランジスタ、Ｙ₀、Ｙ_nは本来的なコラム選択
信号、ＲＥＤは冗長コラム選択信号、３９は読み出され
たデータを増幅するセンスアンプ、４０₀、４０_m、４０
_Rはソース線である。

【００２３】かかる本実施例においては、ブロック２７
を、独立したソース線４０₀・・・４０_mを有するｍ+１
個の消去ブロック２８₀・・・２８_mに区分化しているの
で、消去ブロック２８₀・・・２８_mを単位として一括消
去することができる。この場合、本実施例においては、
冗長用のブロック２０の一括消去は、冗長したコラムを
含む消去ブロックの一括消去時に併せて行われるように
される。

【００２４】このように、かかる本実施例によれば、本
来的なブロック２７を消去ブロック２８₀・・・２８_mに
区分しているが、これら区分された消去ブロック２８₀
・・・２８_mのそれぞれにソース線を共通にしてなる冗
長用のブロックを設けず、消去ブロック２８₀・・・２
８_mとは別個独立のソース線４０_Rを設けてなる冗長用の
ブロック２０を消去ブロック２８₀・・・２８_mに共通に
設けているので、冗長用のブロックのコラム数を減ら
し、例えば、１個の冗長用のコラムを設けるようにし、
チップ面積の増大を招くことがないようにすることがで
きる。

【００２５】また、本実施例の構成を応用する場合に
は、消去ブロックの数を増加しない場合においても、多
ビット構成とする場合において、本来的な×１構成のブ
ロックのそれぞれと、冗長用のブロックとを、ソース線
を独立して設ける場合には、本来的な×１構成のブロッ
ク毎に冗長用のブロックを設ける場合に比較して、冗長
用のブロックのコラム数を減らし、例えば、１個の冗長
用のコラムを設けるようにし、チップ面を有効に利用
し、チップの小型化を図ることができる。

【００２６】

【発明の効果】以上のように、本発明によれば、ソース
線を共通にしてなる複数のセル・トランジスタからなる
複数の消去ブロックを設けているが、これら複数の消去
ブロックのそれぞれにソース線を共通とする冗長用のブ
ロックを設けず、これら複数の消去ブロックとは別個独
立したソース線を有する冗長用のブロックを複数の消去
ブロックに共通に設けているので、冗長用のブロックの
コラム数を減らし、チップ面積の増大を招くことなく、
消去ブロックの数を増加することができ、また、消去ブ
ロックの数を増加しない場合においても、多ビット構成
とする場合においては、冗長用のブロックのコラム数を
減らし、チップ面を有効に利用し、チップの小型化を図
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示す回路図である。

【図２】×８構成のブロック及び冗長用のブロックの一
部分を示す回路図である。

【図３】従来のフラッシュ・メモリの要部を示す回路図
である。

【図４】セル・トランジスタの概略的断面図である。

【符号の説明】

１９ ×８構成のブロック２０冗長用のブロック２１テスト用のブロック２２₀、２２_m、２３、２４ソース電源回路

Claims

【特許請求の範囲】

【請求項１】ソース線を共通にしてなる複数の本来的な
セル・トランジスタからなる複数の消去ブロックを設
け、これら複数の消去ブロックのそれぞれを一括消去の
単位ブロックとすると共に、前記複数の消去ブロックと
別個独立したソース線を共通にしてなる複数の冗長用の
セル・トランジスタからなる冗長用のブロックを前記複
数の消去ブロックに共通に設けて構成されていることを
特徴とするフラッシュ・メモリ。
【請求項２】前記冗長用のブロックの一括消去は冗長し
たコラムを含む消去ブロックの一括消去時に併せて行わ
れることを特徴とする請求項１記載のフラッシュ・メモ
リ。