JP3033645B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に本発明は、半導体記憶装置に関し、特にスタチ
ック・ランダム・アクセス・メモリ（以下ＳＲＡＭとい
う）の周辺回路の構造に関する。

【０００２】

【従来の技術】一般に、ＳＲＡＭ等の半導体記憶装置
は、メモリセルアレイ領域とそれに隣接するデコーダ回
路、ビット線増幅回路等の周辺回路とから構成されてい
る。これらの周辺回路のうち、メモリセルアレイを構成
するビット線のデータを増幅するビット線増幅回路や特
定のビット線を選択するビット線選択回路やビット線対
を同電位にバランスさせるビット線平衡化回路などの特
定の周辺回路はビット線対ごとに設置する必要がある。
従って、これらの特定の周辺回路は方形のメモリセルア
レイ領域の一辺に沿って、配置されている。これら特定
の周辺回路を構成するトランジスタ（ＦＥＴ、以下同
じ）ゲート電極は一般的にはポリシリコン膜で形成され
ており、そのパターンの密度は非常に高くなっている。

【０００３】

【発明が解決しようとする課題】しかし、上述したよう
に従来のこのような構成の上記特定の周辺回路を含む半
導体記憶装置においては、それぞれの回路の配線は所定
パターンによって密に配置されている。しかし、回路構
成が異なることとそれぞれの回路を接続する接続部の配
線パターンが異なるためにその部分で配線パターンの疎
密に差が生じ、そのパターンの規則性が異なる。

【０００４】形成パターンの規則性がこのように異なる
とその寸法は、設計目標値に対し大きくなったり小さく
なったりし、ばらつく量が異なってしまうことを本発明
の発明者は発見した。配線、特にトランジスタのゲート
電極となるポリシリコンの配線の幅が設計目標値よりも
大きくなると、結果としてトランジスタのチャネル長が
設計目標値よりも長くなる。例えば、ポリシリコンの配
線幅の設計目標値が０．８μｍである場合、上述した原
因により０．０６μｍ程度配線の幅が太くなり、その配
線をゲート電極としているトランジスタのチャネル長が
それだけ長くなる。また、設計目標値より小さくなると
トランジスタのチャネル長が短くなる。

【０００５】このように配線の幅が設計目標値に対しば
らつく理由の１つは、以下にのべるとおりであると考え
られる。配線の形成パターンの規則性が乱されている
と、ポリシリコン膜を選択的に除去するためのリソグラ
フィー工程、つまり、ホトレジストを塗布した後所定の
マスクパターンで露光する工程において、上記規則性が
変化した箇所が光の回析に影響を与え、露光条件を変え
てしまう。即ち、選択的に残されるポリシリコン膜の幅
が設計目標値よりも大きくなったり小さくなったりする
方向に露光条件が変化する。

【０００６】ビット増幅回路を構成するそれぞれのトラ
ンジスタのチャネル長に差が生じるとトランジスタの相
互コンダクタンスが大きくばらつき、結果的にビット線
からのデータ増幅能力の低下を招く。

【０００７】ビット線からのデータ増幅供給能力の低下
は、信号読取りの際のビット線増幅回路の出力の電位変
化に遅延を生じさせるため、半導体記憶装置の読取り、
速度を著しく低下させるばかりでなく、誤動作を発生さ
せる。

【０００８】したがって、本発明の目的は、周辺回路を
形成するトランジスタの相互コンダクタンスのばらつき
量をおさえ、読取り速度の低下や誤動作の発生を防止し
た半導体装置を提供することにある。

【０００９】

【課題を解決するための手段】 本発明の半導体記憶装
置は、メモリセルアレイ領域と、前記メモリセルアレイ
領域の一辺に隣接して配置されるビット線平衡化回路
と、前記ビット線平衡化回路に隣接し一列に配置された
複数のトランジスタからなるビット線増幅回路と、前記
ビット線増幅回路の前記メモリセルアレイ領域の反対側
に配置されたビット線選択回路と、前記ビット線増幅回
路を構成する前記複数のトランジスタうちの前記メモリ
セルアレイ領域に最も近い位置に配置された第１のトラ
ンジスタのゲート形成時の露光条件と前記メモリセルア
レイ領域から最も遠い位置に配置された第２のトランジ
スタのゲート形成時の露光条件を同一にする手段とを有
する。

【００１０】 更に本発明の半導体記憶装置は、前記ビ
ット線増幅回路と前記ビット線平衡化回路との間に設け
られた第１のダミー配線領域と、前記ビット線増幅回路
と前記ビット線選択回路との間に設けられた第２のダミ
ー配線領域とを有する。

【００１１】望ましくは、前記第１，第２のダミー配線
領域は、前記ビット線増幅回路の配線パターンと同一の
製造工程で形成される。

【００１２】

【実施例】本発明について図面を参照して、説明する。
図１を参照すると、本発明の実施例の半導体記憶装置を
構成する半導体チップ８は、メモリセルがアレイ状に配
置されたメモリセルアレイ領域６と、ワード線を入力ア
ドレスに応じて選択する行デコーダ７と、ビット線対を
同電位にバランスさせるビット線平衡化回路４と、ビッ
ト線対に電位を増幅するビット線増幅回路１，２，３、
特定のビットを選択するビット線選択回路５等を含む
（この半導体記憶装置は周辺回路として他の回路も備え
ているが、説明の便宜上それら他の回路は省略してあ
る）。

【００１３】ビット線平衡化回路４とビット線増幅回路
１，２，３およびビット線選択回路５はメモリセルアレ
イ領域６を構成するビット線対にそれぞれ接続されるた
め、メモリセルアレイ領域６に隣接して配置される。具
体的には、ビット線平衡化回路４がそれぞれのメモリセ
ルアレイ領域６の一辺に沿って配置され、このビット線
平衡化回路４のメモリセルアレイ領域６からみて外側
に、順番にダミー配線領域９、ビット線増幅回路１，
２，３，ダミー配線領域１０さらに外側にビット線選択
回路５が設けられている。

【００１４】ダミー配線領域９と１０は、後に詳述する
とおり、ビット線平衡化回路１，２，３を中心に線対称
で類似した形状のポリシリコン配線層からなる。

【００１５】次に、図２を併せて参照すると、複数のメ
モリセルＭＣがアレイ状に配置されてメモリセルアレイ
領域６を形成している。メモリセルＭＣの各々には、１
本のワード線ＷＬと２本のビット線対ＢＬａ，ＢＬｂ
（図２では、右端のコラムだけについてビット線対ＢＬ
ａ，ＢＬｂが示してある）からなるビット線対がそれぞ
れ接続されている。ビット線対の数はメモリセルアレイ
領域６を形成するメモリセルのコラムの数に等しい。こ
れらのビット線対の各々はビット線平衡化回路４および
ビット線増幅回路１，２，３およびビット線選択回路５
にそれぞれ接続されている。

【００１６】ビット線平衡化回路４は、ソース・ドレイ
ン路がビット線ＢＬａ，ＢＬｂに接続されゲートが制御
信号φに接続されたトランジスタＭＰ１０がビット線対
の数だけ含む。

【００１７】ビット線増幅回路１，２，３は、ソース・
ドレインがビット線増幅回路の出力線の一方のβと接点
εに接続され、ゲートがビット線ＢＬａに接続された複
数のトランジスタＭＰ２０と、ソース・ドレイン路がビ
ット増幅回路の出力線の一方のγと接点εに接続されゲ
ートがビット線ＢＬｂに接続された複数のトランジスタ
ＭＰ４０と、ソース・ドレイン路が接点εと接地電源に
接続されゲートがビット線選択回路の出力αに接続され
た複数のトランジスタＭＰ３０をそれぞれ備えて構成さ
れている。トランジスタＭＰ２０とＭＰ３０とＭＰ４０
の配置にはチップ表面積の制約があるので複数のトラン
ジスタＭＰ２０が形成される領域をビット線増幅回路３
とし、複数のトランジスタＭＰ３０が形成される領域を
ビット線増幅回路２とし、複数のトランジスタＭＰ４０
が形成される領域をビット線増幅回路１として形成す
る。

【００１８】ダミー配線領域９は、ビット線増幅回路３
のメモリセルアレイ領域６側に隣接して配置され、ダミ
ー配線領域１０はビット線増幅回路１のメモリセルアレ
イ領域６と反対側に隣接して配置される。

【００１９】ビット線選択回路５は複数あるビット線選
択回路制御信号線μを入力するナンド回路ＭＰ６０と、
その信号入力λを入力するインバータ回路ＭＰ５０から
なり、出力信号αを出力している。

【００２０】この半導体記憶装置の読出動作時には、行
デコーダ７により選択された１本のワード線ＷＬが活性
化される。そのワード線ＷＬに接続されている複数のメ
モリセルＭＣの記憶内容がそれぞれのビット線対に供給
される。ビット線対を構成するビット線ＢＬａとＢＬｂ
のうちいずれか一方が、メモリセルＭＣの記憶内容に応
じて電源電位よりも低電位となり、他方のビット線は電
源電位そのままとなる。ビット線選択回路５により選択
された１つのビット線対の電位差をビット線増幅回路
１，２，３で増幅し、出力回路（図示せず）に送り出す
ことによって１つの記憶内容に対する読出し動作が終了
する。そして、次の読出し前に、制御信号φをアクティ
ブレベルとすることにり、ビット線ＢＬａとＢＬｂが電
気的に接続され、共に電源電位を回復する。

【００２１】図３は図２に示した半導体記憶装置のビッ
ト線平衡回路４とビット線増幅回路１，２，３とビット
線選択回路７およびダミー配線領域９，１０を示す平面
図である。図２と同じ構成部分には同じ番号を付してあ
る。

【００２２】トランジスタＭＰ２０は拡散層形成領域１
２内に形成され、ポリシリコン層１１ａからなるゲート
電源は、第１のアルミニウム膜からなるビット線ＢＬｂ
とコンタクト穴１３ａを通じて接続され、ドレイン領域
は第１のアルミニウム膜とは別の層からなる第２のアル
ミニウム膜１４ａからなるビット線増幅回路の出力線β
と複数のコンタクト穴１５ａを通じて接続されている。

【００２３】トランジスタＭＰ２０は拡散層形成領域１
２内に同様に形成され、ポリシリコン層１１ｂからなる
ゲート電極は、第１のアルミニウム膜からなるビット線
ＢＬａとコンタクト穴１３ｂを通じて接続され、ドレイ
ン領域は第１のアルミニウム膜とは別の層からなる第２
のアルミニウム膜１４ｂからなるビット線増幅回路の出
力線γと複数のコンタクト穴１５ｂを通じて接続されて
いる。

【００２４】トランジスタＭＰ３０も同様に拡散層形成
領域１２内に形成され、ポリシリコン層１１ｃからなる
ゲート電極はシリサイド層１６からなるビット線選択回
路５の出力αとコンタクト穴１７を通じて接続されソー
ス領域は第２アルミニウム膜１４ｃからなる接地電源と
コンタクト穴１５ｃを通じて接続されている。

【００２５】トランジスタＭＰ２０及びＭＰ４０のソー
ス領域とトランジスタＭＰ３０のドレイン領域は同じ拡
散層形成領域１２で接続されている。

【００２６】ビット線選択回路５を構成するインバータ
ＭＰ５０は拡散層形成領域２０ａと２０ｂ内に形成され
ポリシリコン層２１ａからなるゲート電極は第１のアル
ミニウム膜２３からなるビット線選択回路５のナンド回
路の出力αとコンタクト穴２５ｃを通じて接続され、ソ
ース領域はそれぞれコンタクト穴２２ａ及び２２ｂを通
じてアルミニウム膜からなる接地電源２４ａ及び２４ｂ
に接続され、ドレイン領域はシリサイド層１６からなる
ビット線選択回路５の出力αとそれぞれコンタクト穴２
５ａ及び２５ｂを通じ接続されている。

【００２７】また、ナンド回路ＭＰ６０は拡散層形成領
域２０ｃと２０ｄ内に形成されポリシリコン層２１ｂ及
び２１ｃからなるゲート電極は第１アルミニウム膜から
なる２３ｂ及び２３ｃからなる複数のビット線選択回路
制御信号μとコンタクト穴２５ｄ及び２５ｅを通じて接
続され、ソース領域はそれぞれ第２のアルミニウム膜か
らなる電源２４ｃ及び接地電源２４ｄにそれぞれコンタ
クト穴２２ｃ及び２２ｄを通じ接続され、ドレイン領域
は第１のアルミニウム膜２３からなるナンド回路ＭＰ６
０の出力λとそれぞれコンタクト穴２５ｆ及び２５ｇを
通じ接続されている。

【００２８】ビット線平衡化回路４を構成するトランジ
スタＭＰ１０は、拡散層形成領域１７内に形成され、そ
のゲート電極は３本のポリシリコン配線１８からなり、
ソースおよびドレイン領域がコンタクト穴１９を通じて
ビット線ＢＬａ，ＢＬｂにそれぞれ接続されている。

【００２９】ダミー配線領域９とダミー配線領域１０は
ビット線増幅回路１，２，３を線対称に同一形状で同じ
本数のポリシリコン配線で構成され、ビット線増幅回路
１，２，３との間の距離も等しく配置されている。本実
施例ではダミー配線領域９のポリシリコン配線の形状は
ビット線増幅回路１のゲート電極と同一形状で、ダミー
配線領域１０のポリシリコン配線の形状はビット線増幅
回路３のゲート電極と同一形状で全て同一製造工程のポ
リシリコン配線で形成されている。

【００３０】次に、本実施例の製造工程について説明す
る。半導体基板表面を選択的に酸化してメモリセルアレ
イ領域６、拡散層形成領域１２，２０ａ，２０ｂ，２０
ｃ，２０ｄ，１７などを区画する。次に、拡散層形成領
域１２，２０ａ，２０ｂ，２０ｃ，２０ｄ，１７などに
ゲート酸化膜を形成し、リン及びボロンをドープした厚
さ３５０から４００ｎｍのポリシリコン膜を被着する。
次に、ポジ型のホトレジスト膜を被着し、ホトマスク上
のパターンをホトレジスト膜に転写する。この工程によ
り、ビット線増幅回路１，２，３のゲート電極１１ａ，
１１ｂ，１１ｃ、ビット線選択回路５のゲート電極２１
ａ，２１ｂ，２１ｃ、ビット線平衡化回路４のゲート電
極１８などとともに、ダミー配線領域９，１０も同時に
形成される。

【００３１】所定のパターンが転写されたホトレジスト
膜をマスクとしてプラズマエッチングによりポリシリコ
ン膜をパターニングしてゲート電極１１ａ，１１ｂ，１
１ｃ，２１ａ，２１ｂ，２１ｃ，１８、およびダミー配
線領域９，１０を形成する。

【００３２】図４にこの同一工程で形成されるポリシリ
コン膜の配線パターンを示す。同図に示すように、ダミ
ー配線領域９及び１０を設けることにより、ゲート電極
１１ａ，１１ｂ，１１ｃのパターンを中心としてビット
線増幅回路１，２，３の外側および内側に、それぞれゲ
ート電極１１ａ及び１１ｂと同一形状の３０及び４０の
パターンが形成される。このような構成にすることによ
り、ゲート電極１１ａ，１１ｂ，１１ｃの中心を通る線
（図４のＣＬ）について対称なパターンの形に形成でき
る。

【００３３】次に、ゲート電極１１ａ，１１ｂ，１１
ｃ，１９，２１ａ，２１ｂ，２１ｃをマスクとして拡散
層形成領域１２，１７，２０ａ，２０ｂ，２０ｃ，２０
ｄにイオンを注入してソース，ドレイン領域を形成し、
トランジスタＭＰ１０，ＭＰ２０，ＭＰ３０，ＭＰ４
０，ＭＰ５０，ＭＰ６０を形成する。

【００３４】層間絶縁膜の堆積、コンタクト穴１７の形
成を行なった後、シリサイド層１６を被着してコンタク
ト穴１３，１９，２５を形成した後、第１のアルミニウ
ム膜を被着してビット線選択回路５のナンド回路の入出
力２３およびビット線ＢＬａ，ＢＬｂを形成する。その
後、コンタクト穴１５，２２の形成し、第２のアルミニ
ウム膜を被着してビット線増幅回路の出力および接地電
源１４とビット線選択回路の電源と接地電源２４を形成
する。

【００３５】以上の工程により、本実施例による半導体
記憶装置が形成される。

【００３６】図５を参照すると、図４の右端すなわちチ
ップ端のゲート電極１１ａ−１と１１ｂ−１を１として
右に向って数えたゲート１１ａと１１ｂの番号を横軸に
とり、各番号のゲート電極１１ａと１１ｂのゲート幅Ｌ
を縦軸にとったグラフにおいて、本実施例によって得ら
れたビット線増幅回路３のトランジスタＭＰ２０のゲー
ト電極の幅Ｌが黒丸で、従来技術によるゲート電極の幅
ＬがＸでそれぞれ示し、またビット線増幅回路１のトラ
ンジスタＭＰ４０のゲート電極の幅Ｌの幅が白丸で従来
技術によるゲート電極の幅Ｌが＋でそれぞれ示されてい
る。尚、本実施例はゲート電極１１ａ，１１ｂを０．８
ｍμｍ（図５のＡ）としている。

【００３７】図５から明らかなとおり、従来技術による
半導体記憶装置の上記ゲート電極の１１ａの幅が設計目
標値０．８μｍを０．０６μｍ程度上まわり１１ｂの幅
は０．０６μｍ程度下まわっているのに対して、本実施
例においては、両者の差は０．０３μｍ以下に留ってい
る。このように、ゲート電極の幅が設計目標値よりも大
きくずれるのを防止することが可能となった理由は、ゲ
ート電極１１ａ，１１ｂのポリシリコン層の形成パター
ンがダミー配線領域９及び１０により上記の対称性を有
するため（図４参照）、ポリシリコン層形成のためのマ
スクパターン露光の際に、光の回析に上述のムラが生じ
ないためである。

【００３８】ゲート電極の幅がばらついて、結果的にチ
ャネル長が長くなったり短くなると、トランジスタの相
互コンダクタンスがばらつくことは上述のとおりであ
る。

【００３９】トランジスタの相互コンダクタンスのばら
つきの悪影響等をより定量的に示すように、横軸に時間
ｔをとり、縦軸にビット線の電位および読出し出力をと
って示した図６を参照すると、ビット線増幅回路を構成
するトランジスタＭＰ２０の相互コンダクタンスは低下
しトランジスタＭＰ４０の相互コンダクタンスは上昇す
ると、ビット線の増幅回路の出力が実線（１）ａから点
線（１）ｂに変化し遅延を生じるため、半導体記憶装置
に読出し出力の立ち上がりにも実線（２）ａから点線
（２）ｂへの遅れ（上記従来例では約２から３ｎｓｅ
ｃ）を生じさせる。これらの問題は本実施例によって解
消された。

【００４０】上述の実施例において、ダミー配線領域９
及び１０の配線パターン３０及び４０はゲート電極のポ
リシリコン配線パターン１１ｂ及び１１ａと同一形状の
ポリシリコン配線として説明したが、配線パターン３０
及び４０の配線幅、ピッチ幅等の値及び形状はゲート電
極の配線パターン１１ｂ，１１ａと厳密に同一である必
要はなく、上述の対称性を実質的に保っていれば十分で
ある。

【００４１】第１の実施例が改良の対象としたメモリチ
ップ周辺部に配置されるビット線増幅回路１，２，３の
ポリシリコン配線層の幅のばらつきとは別に、これらポ
リシリコン配線層の配線パターンの各々の両端部で配線
の幅がばらつくことを本発明の発明者は観察した。この
参考例はこの問題への解決策を提供する。

【００４２】より詳細に述べると、上記ポリシリコン配
線層の幅のばらつきはメモリセルアレイ領域からみてビ
ット線増幅回路１，２，３の上下に発生するだけでな
く、ビット線増幅回路１，２，３のポリシリコン配線の
パターンの各々の長さ方向端部において同様に見られる
ので、これに対処するため、参考例では、ビット線増幅
回路１，２，３の各々の両端部にダミー配線領域２６を
設ける（図７参照）。尚、この参考例においてダミー配
線領域２６以外の他の構成要素は第１の実施例と共通で
あるので、図７ではそれら構成要素を共通の参照番号で
表示するに留め説明は省略する

【００４３】図８は図７の半導体記憶装置のビット線増
幅回路１，２，３、ビット線平衡化回路４、ビット線選
択回路５およびダミー配線領域９，１０，２６を示す平
面図である。

【００４４】ビット線電位供給回路１，２，３を構成す
るトランジスタＭＰ２０，ＭＰ３０，ＭＰ４０およびビ
ット線平衡化回路４を構成するトランジスタＭＰ１０お
よびダミー領域９，１０のパターン構成は図３と同じで
ある。

【００４５】ダミー配線領域２６は、ビット線増幅回路
１，２，３を構成するポリシリコン層からなるゲート電
極１１ａ，１１ｂ，１１ｃのパターン構成と同じパター
ンにより構成され、ビット線増幅回路１，２，３の両端
部に設けられている。このパターン構成から、ポリシリ
コン配線パターンだけをとり出して示した図９から明ら
かなとおり、回路１，２，３の端部のポリシリコン層１
１ａ−１，１１ａ−２，１１ｂ−１，１１ｂ−２，１１
ｃ−１，１１ｃ−２のパターンと一体的にポリシリコン
配線層２７ａ−１，２７ａ−２，２７ｂ−１，２７ｂ−
２，２７ｃ−１，２７ｃ−２が配置される。本参考例で
は、ダミー配線領域２６は、２つのビット線増幅回路の
ポリシリコン配線２７ａ−１，２７ｂ−１，２７ｃ−
１，２７ａ−２，２７ｂ−２，２７ｃ−２とで構成され
る。

【００４６】図５と同様の物理量を同じ目盛で横軸およ
び縦軸にとって示した図１０のグラフに示すとおり、本
参考例によるビット線増幅回路１，２，３のダミー配線
領域２６の効果は従来技術による場合（Ｘで表示）にく
らべて著しい。尚、このグラフは図５と同様にゲート電
極８ａの幅を０．８ｍμｍ（図１０のＡ）としている。

【００４７】図１０から明らかのように、ポリシリコン
配線の幅Ｌは、パターンの端（図７の回路パターンの右
端）から２番目、即ちダミー配線領域２６の２本の配線
２７ａ−２，２７ｂ−２までは、設計目標値に対してば
らつきが大きくなっているが、３番目以降のポリシリコ
ン配線、即ちゲート電極１１ａ−１，１１ｂ−１では設
計目標値とあまり差がない。従って、本参考例は、ビッ
ト線増幅回路１，２を構成するトランジスタのゲート電
極の幅のばらつきを抑え、トランジスタの相互コンダク
タンスばらつきを防止する。

【００４８】本参考例は、ダミー配線領域２６を２つの
ビット線増幅回路のポリシリコン配線２７で構成してい
るが、このポリシリコン配線２７を３本以上にすればゲ
ート電極１１ａ，１１ｂの幅と設計目標値とのばらつき
はいっそう小さくなる。

【００４９】又、ダミー配線領域９，１０も図８のダミ
ー配線領域２６に向って左側まで延長することにより、
更にゲート電極１１ａ，１１ｂに対する設計目標値に対
するばらつきを抑えることが可能となる。

【００５０】本参考例においても、第１の実施例と同
様、ダミー配線領域２６を構成する配線２７ａ，２７
ｂ，２７ｃの配線幅、ピッチ幅等の値が厳密にゲート電
極１１ａ，１１ｂ，１１ｃと同一である必要はなく、こ
れら電極１１ａ，１１ｂ，１１ｃとダミー配線領域２７
の配線２７ａ，２７ｂ，２７ｃのパターンがほぼ類似
し、ピッチ幅等の値もほぼ同じであれば上述した効果が
得られる。

【００５１】上記参考例第１の実施例に併せて実施する
ことにより、ビット線増幅回路１，２，３のメモリセル
領域からみて図３または図８の上下および左右の両方向
におけるトランジスタのゲート幅の不均一を解消するこ
とが可能となり、読出し速度の低下や誤動作を防止する
効果を向上することは当業者には明らかであろう。

【００５２】また、上述の第１および参考例では、トラ
ンジスタのゲート電極をポリシリコンで構成した場合に
ついて説明したが、これらゲート電極がアルミニウムな
どの他の材料で構成される場合も本発明が同様に適用で
きることは明らかであろう。

【００５３】更に、本発明は、第１および参考例が構成
するＳＲＡＭに限定されず、ＤＲＡＭ（ｄｙｎａｍｉｃ
ＲＡＭ）、マスクＲＯＭ、ＰＲＯＭ（ｐｒｏｇｒａｍｍ
ａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＰ
ＲＯＭ（ｅｒａｓａｂｌｅＰＲＯＭ）、ＥＥＰＲＯＭ
（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅＰＲＯ
Ｍ）、等にも同様に適用可能であるも当業者に明らかで
あろう。

【００５４】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、周辺回路を形成するトランジスタの相互コン
ダクタンスのばらつきを防止でき、半導体記憶装置の読
出し動作の低下や、誤りを防止することが可能となっ
た。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の全体
を概略的に示す平面図である。

【図２】図１に示した半導体記憶装置の具体的回路構成
を示す回路図である。

【図３】図１に示した半導体記憶装置のビット線増幅回
路とビット線選択回路およびビット線平衡化回路の一部
の配線パターンを概略的に示す平面図である。

【図４】図３に示した配線パターンのうちポリシリコン
配線層だけの配線パターンを示す平面図である。

【図５】本実施例および従来技術による半導体装置にお
けるゲート幅の設計目標値に対するばらつきを示すグラ
フである。

【図６】半導体記憶装置のビット線増幅回路の出力の電
源レベル波形と出力波形を示す波形図である。

【図７】 本発明の参考例の半導体記憶装置の全体を概
略的に示す平面図である。

【図８】図７に示した半導体記憶装置のビット線増幅回
路とビット線選択回路およびビット線平衡化回路の一部
の配線パターンを概略的に示す平面図である。

【図９】図７に示した配線パターンのうちポリシリコン
配線層だけの配線パターンを示す平面図である。

【図１０】本実施例および従来技術による半導体記憶装
置におけるゲート幅の設計目標値に対するばらつきを示
すグラフである。

【符号の説明】

１，２，３ ビット線増幅回路 ４ ビット線平衡化回路 ５ ビット線選択回路 ６ メモリセルアレイ領域 ７ 行デコーダ ８ 半導体チップ ９，１０，２６ ダミー配線領域

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ領域と、前記メモリセ
   ルアレイ領域の一辺に隣接して配置されるビット線平衡
   化回路と、前記ビット線平衡化回路に隣接し一列に配置
   された複数のトランジスタからなるビット線増幅回路
   と、前記ビット線増幅回路の前記メモリセルアレイ領域
   の反対側に配置されたビット線選択回路と、前記ビット
   線増幅回路を構成する前記複数のトランジスタうちの前
   記メモリセルアレイ領域に最も近い位置に配置された第
   １のトランジスタのゲート形成時の露光条件と前記メモ
   リセルアレイ領域から最も遠い位置に配置された第２の
   トランジスタのゲート形成時の露光条件を実質的に同一
   にする手段とを有することを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記手段は、前記ビット線増幅回路と前
   記ビット線平衡化回路との間に設けられた第１のダミー
   配線領域と、前記ビット線増幅回路と前記ビット線選択
   回路との間に設けられた第２のダミー配線領域とを有す
   ることを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１のダミー配線領域のレイアウト
   パターンと前記第２のダミー配線領域のレイアウトパタ
   ーンは同一形状であることを特徴とする請求項２記載の
   半導体記憶装置。
4. 【請求項４】 前記第１及び第２のダミー配線領域のレ
   イアウトパターンは、前記第１のトランジスタのレイア
   ウトパターンと同一形状であることを特徴とする請求項
   ３記載の半導体記憶装置。