JPS634636A - 半導体装置 - Google Patents
半導体装置Info
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- JPS634636A JPS634636A JP14691586A JP14691586A JPS634636A JP S634636 A JPS634636 A JP S634636A JP 14691586 A JP14691586 A JP 14691586A JP 14691586 A JP14691586 A JP 14691586A JP S634636 A JPS634636 A JP S634636A
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の半導体チップを塔載した半導体装置に
係り、特に、高密度実装技術に適用して有効な技術に関
するものである。
係り、特に、高密度実装技術に適用して有効な技術に関
するものである。
［従来の技術］
複数の半導体チップを塔載した半導体装置（以下、マル
チチップモジュールという）は、半導体から成る配線基
板に、フリップ・チップ方式によって、複数個の半導体
チップが平面的に電気的に接続される。このようにマル
チチップモジュールにおいては、塔載される半導体チッ
プの数が多くなると、配線基板上の半導体チップ塔載用
面積が大きくなるという問題があった。
チチップモジュールという）は、半導体から成る配線基
板に、フリップ・チップ方式によって、複数個の半導体
チップが平面的に電気的に接続される。このようにマル
チチップモジュールにおいては、塔載される半導体チッ
プの数が多くなると、配線基板上の半導体チップ塔載用
面積が大きくなるという問題があった。
そこで、複数の半導体チップを塔載した配置１板と外部
機器に接続されるリードとを電気的に接続してなるマル
チチップモジュールにおいて、前記半導体チップの一つ
の入出力電極（パッド）と″ゎ”ｌＨｌ、ａｌｌ＄２□
□２２．）１カ、１６線基板の入出力端子とをボンデン
グワイヤで接続することにより、半導体装置の実装密度
の向上と。
機器に接続されるリードとを電気的に接続してなるマル
チチップモジュールにおいて、前記半導体チップの一つ
の入出力電極（パッド）と″ゎ”ｌＨｌ、ａｌｌ＄２□
□２２．）１カ、１６線基板の入出力端子とをボンデン
グワイヤで接続することにより、半導体装置の実装密度
の向上と。
マルチチップモジュールの小型化をはかったものが先に
提案された（む８３０１３５３）。
提案された（む８３０１３５３）。
しかしながら、かかる技術を検討した結果、前記マルチ
チップモジュールの半導体チップでは、その半導体チッ
プ主面と第２半導体チップ主面がそれぞれマルチチップ
モジュールのパッケージ側に対向して設けられているた
め、前記パッケージの材料中に含まれるトリウム（Ｔｈ
）、ウラン（Ｕ）等の放射性元素のα崩壊によりα粒子
（α線）が発生され、このα粒子によって、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）等で構成
される半導体チップのメモリ内部の記憶が消滅されてし
まう等のソフトエラーが発生するという問題点を見い呂
した。
チップモジュールの半導体チップでは、その半導体チッ
プ主面と第２半導体チップ主面がそれぞれマルチチップ
モジュールのパッケージ側に対向して設けられているた
め、前記パッケージの材料中に含まれるトリウム（Ｔｈ
）、ウラン（Ｕ）等の放射性元素のα崩壊によりα粒子
（α線）が発生され、このα粒子によって、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）等で構成
される半導体チップのメモリ内部の記憶が消滅されてし
まう等のソフトエラーが発生するという問題点を見い呂
した。
本発明の目的は、半導体装置の実装密度を向上すること
が可能な技術を提供することにある。
が可能な技術を提供することにある。
本発明の他の目的は、半導体装置の電気的信頼性を向上
することが可能な技術を提供することにある。
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、複数の半導体チップを有するテープキャリア
方式の半導体装置であって、前記複数の半導体チップの
うち最外側部の半導体チップの主面がそれぞれ対向する
ように重ね合せられ、各半導体チップ間に絶縁体が介在
され、各半導体チップの入出力電極と外部装置との電気
的接続用のリードとをテープキャリアで接続したもので
ある。
方式の半導体装置であって、前記複数の半導体チップの
うち最外側部の半導体チップの主面がそれぞれ対向する
ように重ね合せられ、各半導体チップ間に絶縁体が介在
され、各半導体チップの入出力電極と外部装置との電気
的接続用のリードとをテープキャリアで接続したもので
ある。
前記した手段によれば、複数の半導体チップを有するテ
ープキャリア方式の半導体装置であって、前記複数の半
導体チップのうち最外側部の半導体チップの主面がそれ
ぞれ対向するように重ね合せられ、各半導体チップ間に
絶縁体が介在され、各半導体チップの入出力電極と外部
装置との電気的接続用のリードとをテープキャリアで接
続したことにより、複数の半導体チップを重ね合せて立
体的に実装するので、半導体装置の実装密度を向上する
ことがきる。
ープキャリア方式の半導体装置であって、前記複数の半
導体チップのうち最外側部の半導体チップの主面がそれ
ぞれ対向するように重ね合せられ、各半導体チップ間に
絶縁体が介在され、各半導体チップの入出力電極と外部
装置との電気的接続用のリードとをテープキャリアで接
続したことにより、複数の半導体チップを重ね合せて立
体的に実装するので、半導体装置の実装密度を向上する
ことがきる。
また、複数の半導体チップのうち、Ｉ＆外側の半導体チ
ップがそれぞれ対向するように重ね合わされ、半導体チ
ップの裏面がマルチチップモジュールのパッケージ側に
対向するようになっているため、α粒子（α線）の発生
によるソフトエラーの発生を防止することができるので
半導体装置の電気的信頼性を向りすることができる。
ップがそれぞれ対向するように重ね合わされ、半導体チ
ップの裏面がマルチチップモジュールのパッケージ側に
対向するようになっているため、α粒子（α線）の発生
によるソフトエラーの発生を防止することができるので
半導体装置の電気的信頼性を向りすることができる。
以下、本発明を一実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第１図及び第２図は１本発明の一実施例Ｉのマルチチッ
プモジュールを説明するための図であり。
プモジュールを説明するための図であり。
第１図は、そのマルチチップモジュールの概略構成を示
す模写断面図、 第２図は、第１図に示す外部装置との電気的接続用のリ
ードの構成を示す斜視図、 本実施例！のマルチチップモジュールは、第１図に示す
ように、第１半導体チップ１の主面ＩＡに突起電極ＩＢ
を介してポリミド等の樹脂フィルムにアルミニウム（Ａ
ｌ）、銅（Ｃｕ）等から成る配線を蒸着して成るキャリ
アテープ２の配線２Ａに電気的に接続される。前記第１
半導体チップ１の主面ＩＡは、配線、メモリ素子及び論
理素子等を設けた領域、半田等からなる突起電極ＩＢ等
が設けられている。
す模写断面図、 第２図は、第１図に示す外部装置との電気的接続用のリ
ードの構成を示す斜視図、 本実施例！のマルチチップモジュールは、第１図に示す
ように、第１半導体チップ１の主面ＩＡに突起電極ＩＢ
を介してポリミド等の樹脂フィルムにアルミニウム（Ａ
ｌ）、銅（Ｃｕ）等から成る配線を蒸着して成るキャリ
アテープ２の配線２Ａに電気的に接続される。前記第１
半導体チップ１の主面ＩＡは、配線、メモリ素子及び論
理素子等を設けた領域、半田等からなる突起電極ＩＢ等
が設けられている。
また、第１図に示す第２半導体チップ３も前記第１半導
体チップ１と同様に、第２半導体チップ３の主面３Ａに
突起電極３Ｂを介してキャリアテープ４の配線４Ａに電
気的に接続される。前記第２半導体チップ３の主面３Ａ
は、前記第１半導体チップ１と同様に、配線、メモリ素
子及び論理素子等を設けた領域、半田等からなる突起Ｗ
１極３Ｂ等が設けられている。
体チップ１と同様に、第２半導体チップ３の主面３Ａに
突起電極３Ｂを介してキャリアテープ４の配線４Ａに電
気的に接続される。前記第２半導体チップ３の主面３Ａ
は、前記第１半導体チップ１と同様に、配線、メモリ素
子及び論理素子等を設けた領域、半田等からなる突起Ｗ
１極３Ｂ等が設けられている。
前記第１半導体チップｌと前記第２半導体チップ３とは
、その主面ＩＡ、３Ａが向い合って絶縁性の接着剤５で
接着されている。そして、前記第１半導体チップ１及び
前記第２半導体チップ３に接続された前記キャリアテー
プ２，４の配線２Ａ。
、その主面ＩＡ、３Ａが向い合って絶縁性の接着剤５で
接着されている。そして、前記第１半導体チップ１及び
前記第２半導体チップ３に接続された前記キャリアテー
プ２，４の配線２Ａ。
４Ａは、外部装置との電気的接続用のリード６゜７に突
起ｆｆｉ極６Ａ、７Ａを介して電気的に接続される。
起ｆｆｉ極６Ａ、７Ａを介して電気的に接続される。
また、前記リード６．７は、第２図に示すように、高さ
方向にそれぞれ別の寸法で設けられ、千鳥状に構成され
る。
方向にそれぞれ別の寸法で設けられ、千鳥状に構成され
る。
そして、第１図に示すように、レジン等の封止材８で封
止された構成となっている。
止された構成となっている。
なお、前記第１半導体チップ１と前記第２半導体チップ
３との間に介在させた絶縁性の接着剤５の中にシールド
板等を設けてもよい。
３との間に介在させた絶縁性の接着剤５の中にシールド
板等を設けてもよい。
以上の説明かられかるように、この実施例１によれば１
次の効果を奏することができる。
次の効果を奏することができる。
（１）第１半導体チップ１及び第２半導体チップ３の主
面ＩＡ、３Ａがそれぞれ対向するように重ね合せられ、
第１半導体チップ１及び第２半導体チップ３間に絶縁性
の接着剤５が介在され、各第１半導体チップｌ及び第２
半導体チップ３の突起電極ＩＢ、３Ｂと外部装置との電
気的接続用のリード６．７とをテープキャリア２，４で
接続したことにより、第１半導体チップ１及び第２半導
体チップ３の主面ＩＡ、３Ａがそれぞれ対向するように
重ね合わされ、第１半導体チップ１及び第２半導体チッ
プ３の裏面がマルチチップモジュールのパッケージ側に
対向するようになっているため。
面ＩＡ、３Ａがそれぞれ対向するように重ね合せられ、
第１半導体チップ１及び第２半導体チップ３間に絶縁性
の接着剤５が介在され、各第１半導体チップｌ及び第２
半導体チップ３の突起電極ＩＢ、３Ｂと外部装置との電
気的接続用のリード６．７とをテープキャリア２，４で
接続したことにより、第１半導体チップ１及び第２半導
体チップ３の主面ＩＡ、３Ａがそれぞれ対向するように
重ね合わされ、第１半導体チップ１及び第２半導体チッ
プ３の裏面がマルチチップモジュールのパッケージ側に
対向するようになっているため。
α粒子（α線）の発生によるソフトエラーの発生を防止
することができるので、マルチチップモジュールの電気
的信頼性を向上させることができる。
することができるので、マルチチップモジュールの電気
的信頼性を向上させることができる。
（２）第１半導体チップ１及び第２半導体チップ３を重
ね合せて立体的に実装するのでマルチチップモジュール
の実装密度を向上することがきる。
ね合せて立体的に実装するのでマルチチップモジュール
の実装密度を向上することがきる。
第３図は、本発明の実施例■のマルチチップモジュール
の概略構成を示す模写断面図である。
の概略構成を示す模写断面図である。
本実施例■のマルチチップモジュールは、第３図に示す
ように、前記実施例１のマルチチップモジュールの第１
半導体チップｌの上に絶縁性の接着剤５を介して第３半
導体チップ９を設け、この第３半導体チップ９の主面９
Ａに突起電極９Ｂを介してキャリアテープ１０の配線膜
面１０Ａに電気的に接続される。
ように、前記実施例１のマルチチップモジュールの第１
半導体チップｌの上に絶縁性の接着剤５を介して第３半
導体チップ９を設け、この第３半導体チップ９の主面９
Ａに突起電極９Ｂを介してキャリアテープ１０の配線膜
面１０Ａに電気的に接続される。
前記第３半導体チップ９に接続された前記キャリアテー
プ１０の配線１０Ａは、外部装置との電気的接続用のリ
ード１１に突起電極１１Ａを介して電気的に接続される
。このように三重構造にすることにより、さらにマルチ
チップモジュールの実装密度を向上することができる。
プ１０の配線１０Ａは、外部装置との電気的接続用のリ
ード１１に突起電極１１Ａを介して電気的に接続される
。このように三重構造にすることにより、さらにマルチ
チップモジュールの実装密度を向上することができる。
以上１本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおり、で
ある。
て得られる効果を簡単に説明すれば、下記のとおり、で
ある。
（１）複数の半導体チップのうち最外側部の半導体チッ
プの主面がそれぞれ対向するように重ね合せられ、各半
導体チップ間に絶縁体が介在され、各半導体チップの入
出力電極と外部装置との電気的接続用のリードとをテー
プキャリアで接続したことにより、複数の半導体チップ
のうち、最外側の半導体チップがそれぞれ対向するよう
に重ね合わされ、半導体チップの裏面がマルチチップモ
ジュールのパッケージ側に対向するようになっているた
め、α粒子（α線）の発生によるソフトエラーの発生を
防止することができるので、半導体装置の電気的信頼性
を向上させることができる。
プの主面がそれぞれ対向するように重ね合せられ、各半
導体チップ間に絶縁体が介在され、各半導体チップの入
出力電極と外部装置との電気的接続用のリードとをテー
プキャリアで接続したことにより、複数の半導体チップ
のうち、最外側の半導体チップがそれぞれ対向するよう
に重ね合わされ、半導体チップの裏面がマルチチップモ
ジュールのパッケージ側に対向するようになっているた
め、α粒子（α線）の発生によるソフトエラーの発生を
防止することができるので、半導体装置の電気的信頼性
を向上させることができる。
（２）複数の半導体チップを重ね合せて立体的に実装す
るので半導体装置の実装密度を向」ニすることがきる。
るので半導体装置の実装密度を向」ニすることがきる。
第１図は、本発明の半導体装置をマルチチップモジュー
ルに適用した概略構成を示す模写断面図。 第２図は、第１図に示す外部装置との電気的接続用のリ
ードの構成を示す斜視図。 第３図は１本発明の実施例Ｈのマルチチップモジュール
の概略構成を示す模写断面図である。 図中、ｌ・・・第１半導体チップ、ＬＡ・・・主面、Ｉ
Ｂ・・・突起電極、２・・・テープキャリア、２Ａ・・
・配線、３・・・第２半導体チップ、３Ａ・・・主面、
３Ｂ・・・突起電極、４・・・テープキャリア、４Ａ・
・・配線、５・・・絶縁性の接着剤、６，７・・・外部
装置との電気的接続用のリード、６Ａ、７Ａ・・・突起
電極、８・・・封止材。 ９・・・第２半導体チップ、９Ａ・・・主面、９Ｂ・・
・突起電極、ｌＯ・・・テープキャリア、１０Ａ・・・
配線、１１・・・外部装置との電気的接続用のリード、
ＩＩＡ・・・突起電極である。 第 １ 図
ルに適用した概略構成を示す模写断面図。 第２図は、第１図に示す外部装置との電気的接続用のリ
ードの構成を示す斜視図。 第３図は１本発明の実施例Ｈのマルチチップモジュール
の概略構成を示す模写断面図である。 図中、ｌ・・・第１半導体チップ、ＬＡ・・・主面、Ｉ
Ｂ・・・突起電極、２・・・テープキャリア、２Ａ・・
・配線、３・・・第２半導体チップ、３Ａ・・・主面、
３Ｂ・・・突起電極、４・・・テープキャリア、４Ａ・
・・配線、５・・・絶縁性の接着剤、６，７・・・外部
装置との電気的接続用のリード、６Ａ、７Ａ・・・突起
電極、８・・・封止材。 ９・・・第２半導体チップ、９Ａ・・・主面、９Ｂ・・
・突起電極、ｌＯ・・・テープキャリア、１０Ａ・・・
配線、１１・・・外部装置との電気的接続用のリード、
ＩＩＡ・・・突起電極である。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、複数の半導体チップを有するテープキャリア方式の
半導体装置であって、前記複数の半導体チップのうち最
外側部の半導体チップの主面がそれぞれ対向するように
重ね合せられ、各半導体チップ間に絶縁体が介在され、
各半導体チップの入出力電極と外部装置との電気的接続
用のリードとをテープキャリアで接続したことを特徴と
する半導体装置。 ２、前記絶縁体は、絶縁性の接着剤から成ることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３、前記テープキャリアは、ポリミド等の樹脂フィルム
にアルミニウム（Ａｌ）、銅（Ｃｕ）等から成る配線を
蒸着して設けたことを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14691586A JPS634636A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14691586A JPS634636A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634636A true JPS634636A (ja) | 1988-01-09 |
Family
ID=15418440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14691586A Pending JPS634636A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634636A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0498446A2 (en) * | 1991-02-08 | 1992-08-12 | Kabushiki Kaisha Toshiba | Multichip packaged semiconductor device and method for manufacturing the same |
| EP0473796A4 (en) * | 1990-03-15 | 1994-05-25 | Fujitsu Ltd | Semiconductor device having a plurality of chips |
| US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
| SG85103A1 (en) * | 1999-01-28 | 2001-12-19 | United Microelectronics Corp | Multi-chip chip scale package |
| KR100460063B1 (ko) * | 2002-05-03 | 2004-12-04 | 주식회사 하이닉스반도체 | 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법 |
-
1986
- 1986-06-25 JP JP14691586A patent/JPS634636A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473796A4 (en) * | 1990-03-15 | 1994-05-25 | Fujitsu Ltd | Semiconductor device having a plurality of chips |
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| USRE37539E1 (en) * | 1990-04-26 | 2002-02-05 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
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| KR100460063B1 (ko) * | 2002-05-03 | 2004-12-04 | 주식회사 하이닉스반도체 | 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법 |
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