JPH04598B2 - - Google Patents
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- JPH04598B2 JPH04598B2 JP58178074A JP17807483A JPH04598B2 JP H04598 B2 JPH04598 B2 JP H04598B2 JP 58178074 A JP58178074 A JP 58178074A JP 17807483 A JP17807483 A JP 17807483A JP H04598 B2 JPH04598 B2 JP H04598B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(ア) 発明の技術分野
本発明は、半導体装置、より詳しく述べるなら
ば、MOSダイナミツクRAM（ランダムアクセス
メモリ）の半導体メモリに関するものである。
ば、MOSダイナミツクRAM（ランダムアクセス
メモリ）の半導体メモリに関するものである。
(イ) 技術の背景
半導体メモリは近年ますます大容量化が進み、
MOSメモリの高集積化が図られている。MOSメ
モリの高集積化のために、メモリセルを１個の
MOSトランジスタと１個のキヤパシタとからな
るダイナミツク型の１トランジスタ型セルで構成
することは好ましい。この１トランジスタ型セル
においては、読み出し信号である読み出し、書込
みビツト線の電圧変化を大きくするためには、キ
ヤパシタの容量値とビツト線の浮遊容量値との比
を限られた面積内でできるだけ大きくすべきであ
る。
MOSメモリの高集積化が図られている。MOSメ
モリの高集積化のために、メモリセルを１個の
MOSトランジスタと１個のキヤパシタとからな
るダイナミツク型の１トランジスタ型セルで構成
することは好ましい。この１トランジスタ型セル
においては、読み出し信号である読み出し、書込
みビツト線の電圧変化を大きくするためには、キ
ヤパシタの容量値とビツト線の浮遊容量値との比
を限られた面積内でできるだけ大きくすべきであ
る。
(ウ) 従来技術と問題点
キヤパシタの容量値を大きくするために、キヤ
パシタの誘電体層に酸化シリコン（SiO2）の代
りに酸化タンタル（Ta2O5）を使用することが提
案された。このことは、Ta2O5の比誘電率は22〜
28で、SiO2の3.9と比べて非常に大きく。それだ
け小さなセル面積でも大きな電気量を蓄積するこ
とができるからである。
パシタの誘電体層に酸化シリコン（SiO2）の代
りに酸化タンタル（Ta2O5）を使用することが提
案された。このことは、Ta2O5の比誘電率は22〜
28で、SiO2の3.9と比べて非常に大きく。それだ
け小さなセル面積でも大きな電気量を蓄積するこ
とができるからである。
従来のTa2O5誘電体層を有する１トランジスタ
型ダイナミツクRAMセルは、例えば、第１図に
示すような構造である。MOSトランジスタは、
Ｐ型半導体基板１内に形成したn+領域（ドレイ
ン領域）２およびn+領域（ソース領域）３と、
ゲート酸化膜４上のポリシリコンゲート５とから
なり、そしてキヤパシタは、n+領域３と電気的
に接続されたポリシリコンの下側電極層６と、そ
の上のTa2O3誘電体層７と、さらにその上の上側
対向電極層８とからなる。下側電極層６はフイー
ルド酸化膜９およびゲート電極５を覆う絶縁膜１
０の上にも延びて、キヤパシタの容量を大きくと
るようになつている。そして、キヤパシタを覆う
絶縁膜１１およびビツト線（例えば、アルミニウ
ム配線）１２が形成されている。
型ダイナミツクRAMセルは、例えば、第１図に
示すような構造である。MOSトランジスタは、
Ｐ型半導体基板１内に形成したn+領域（ドレイ
ン領域）２およびn+領域（ソース領域）３と、
ゲート酸化膜４上のポリシリコンゲート５とから
なり、そしてキヤパシタは、n+領域３と電気的
に接続されたポリシリコンの下側電極層６と、そ
の上のTa2O3誘電体層７と、さらにその上の上側
対向電極層８とからなる。下側電極層６はフイー
ルド酸化膜９およびゲート電極５を覆う絶縁膜１
０の上にも延びて、キヤパシタの容量を大きくと
るようになつている。そして、キヤパシタを覆う
絶縁膜１１およびビツト線（例えば、アルミニウ
ム配線）１２が形成されている。
上述した構造でのTa2O5誘電体層７は、ポリシ
リコン下側電極層６の上にスパツタリング法又は
電子ビームによる加熱蒸発法でもつてタンタル
（Ta）膜を形成し、このTa膜を酸素雰囲気中で
500℃前後に加熱酸化することによつて形成され
る。しかしながら、Ta膜の形成時および酸化加
熱時にその下のシリコンがTa2O5膜中へ混入（拡
散）して誘電率が低下する問題がある。
リコン下側電極層６の上にスパツタリング法又は
電子ビームによる加熱蒸発法でもつてタンタル
（Ta）膜を形成し、このTa膜を酸素雰囲気中で
500℃前後に加熱酸化することによつて形成され
る。しかしながら、Ta膜の形成時および酸化加
熱時にその下のシリコンがTa2O5膜中へ混入（拡
散）して誘電率が低下する問題がある。
(エ) 発明の目的
本発明の目的は、上述したシリコンの酸化タン
タル（Ta2O5）誘電体層への混入をなくすことで
誘電率の低下を廻避することである。
タル（Ta2O5）誘電体層への混入をなくすことで
誘電率の低下を廻避することである。
本発明の別の目的は、酸化タンタルの特性を生
かしたキヤパシタを有する１トランジスタ型メモ
リセルを提供することである。
かしたキヤパシタを有する１トランジスタ型メモ
リセルを提供することである。
(オ) 発明の構成
上述の目的およびその他の目的が、シリコン層
上に直接に形成され、シリコンを実質的に含ま
ず、かつシリコンの拡散に対してバリヤメタルと
なる下側電極層と；該下側電極層上に直接に形成
され、シリコンを実質的に含有しない酸化タンタ
ルからなる誘電体層と；該誘電体層上で、該下側
電極層に対向して形成された上側対向電極層と；
を含むキヤパシタを備えることを特徴とする半導
体装置によつて達成される。
上に直接に形成され、シリコンを実質的に含ま
ず、かつシリコンの拡散に対してバリヤメタルと
なる下側電極層と；該下側電極層上に直接に形成
され、シリコンを実質的に含有しない酸化タンタ
ルからなる誘電体層と；該誘電体層上で、該下側
電極層に対向して形成された上側対向電極層と；
を含むキヤパシタを備えることを特徴とする半導
体装置によつて達成される。
前述の下側電極層（バリヤメタル）には窒化タ
ンタル（TaN）又は窒化チタン（TiN）を用い
るのが好ましい。
ンタル（TaN）又は窒化チタン（TiN）を用い
るのが好ましい。
また、キヤパシタの上側対向電極層にはポリシ
リコン又は高融点金属（例えば、モリブデン又は
タングステン）を用いるのが好ましい。
リコン又は高融点金属（例えば、モリブデン又は
タングステン）を用いるのが好ましい。
(カ) 発明の実施態様
以下、本発明の好ましい実施態様例によつて添
付図面を参照しながら本発明をより詳しく説明す
る。
付図面を参照しながら本発明をより詳しく説明す
る。
本発明に係る半導体装置である半導体メモリの
ひとつのセルの構造は第１図に示した従来の半導
体メモリセルと同じであり、相違点は従来キヤパ
シタの下側電極層にポリシリコンを用いているの
を本発明ではそれに代えてバリヤメタル（例え
ば、TaN，TiN）を用いることである。
ひとつのセルの構造は第１図に示した従来の半導
体メモリセルと同じであり、相違点は従来キヤパ
シタの下側電極層にポリシリコンを用いているの
を本発明ではそれに代えてバリヤメタル（例え
ば、TaN，TiN）を用いることである。
本発明に係る半導体メモリは次のようにして製
造される。
造される。
まず、Ｐ型半導体（シリコン）基板１を選択酸
化して厚いフイールド酸化膜（SiO2膜）９を形
成する。次に、薄いゲート酸化膜（SiO2膜）４
を熱酸化法で半導体基板１上に形成する。ポリシ
リコンを酸化膜９および４上の全面に析出させ、
所定パターンに選択エツチングしてゲート電極
（ワード線）５を形成する。次に、このポリシリ
コンゲート電極５および厚いフイールド酸化膜９
をマスクとしてＮ型不純物（リン、ヒソ）をイオ
ン注入してN+領域（ドレイン領域）２およびN+
領域（ソース領域）３を形成する。ポリシリコン
ゲート電極５を熱酸化してその表面に絶縁膜
（SiO3膜）１０を形成し、この加熱処理時にN+領
域２および３のアニーリングを行なう。次に、
N+領域３上の薄い酸化膜をエツチング除去して
N+領域３を露出させる。
化して厚いフイールド酸化膜（SiO2膜）９を形
成する。次に、薄いゲート酸化膜（SiO2膜）４
を熱酸化法で半導体基板１上に形成する。ポリシ
リコンを酸化膜９および４上の全面に析出させ、
所定パターンに選択エツチングしてゲート電極
（ワード線）５を形成する。次に、このポリシリ
コンゲート電極５および厚いフイールド酸化膜９
をマスクとしてＮ型不純物（リン、ヒソ）をイオ
ン注入してN+領域（ドレイン領域）２およびN+
領域（ソース領域）３を形成する。ポリシリコン
ゲート電極５を熱酸化してその表面に絶縁膜
（SiO3膜）１０を形成し、この加熱処理時にN+領
域２および３のアニーリングを行なう。次に、
N+領域３上の薄い酸化膜をエツチング除去して
N+領域３を露出させる。
そして、本発明にて用いるバリヤメタル（例え
ば、窒化タンタル）をスパツタリング法によつて
全面に堆積させてN+領域３と電気的に接続され
たバリヤメタル層を厚さ、例えば、20ないし
50nmで形成する。このバリヤメタル層上に従来
と同様にTa層（厚さ：20ないし30nm）をスパツ
タリング法又は電子ビームによる加熱蒸発法で形
成する。次に、ドライ酸素（O2）雰囲気中で加
熱（500℃にて40分間）してTa層をTa2O5層（厚
さ：40ないし60nm）にする。このTa2O5層上に
ポリシリコン層を析出させる。そして、所定パタ
ーンのレジスト膜（図示せず）をマスクとした選
択エツチングによつて、形成したポリシリコン
層、Ta2O5層およびバリヤメタル層を順次エツチ
ング除去して、第１図に示すように、ポリシリコ
ンの上側対向電極層８、Ta2O5誘電体層７および
TaN下側電極層６を形成する。次に、層間絶縁
膜１１をPSG，Si3N4又はSiO2の析出および選択
エツチングで形成する。N+領域２上の薄い酸化
膜をエツチング除去してから、アルミニウム蒸着
層を形成し、所定のビツト線パターンに選択エツ
チングして配線１２を形成することで、第１図に
示した１トランジスタ型メモリセルが得られる。
ば、窒化タンタル）をスパツタリング法によつて
全面に堆積させてN+領域３と電気的に接続され
たバリヤメタル層を厚さ、例えば、20ないし
50nmで形成する。このバリヤメタル層上に従来
と同様にTa層（厚さ：20ないし30nm）をスパツ
タリング法又は電子ビームによる加熱蒸発法で形
成する。次に、ドライ酸素（O2）雰囲気中で加
熱（500℃にて40分間）してTa層をTa2O5層（厚
さ：40ないし60nm）にする。このTa2O5層上に
ポリシリコン層を析出させる。そして、所定パタ
ーンのレジスト膜（図示せず）をマスクとした選
択エツチングによつて、形成したポリシリコン
層、Ta2O5層およびバリヤメタル層を順次エツチ
ング除去して、第１図に示すように、ポリシリコ
ンの上側対向電極層８、Ta2O5誘電体層７および
TaN下側電極層６を形成する。次に、層間絶縁
膜１１をPSG，Si3N4又はSiO2の析出および選択
エツチングで形成する。N+領域２上の薄い酸化
膜をエツチング除去してから、アルミニウム蒸着
層を形成し、所定のビツト線パターンに選択エツ
チングして配線１２を形成することで、第１図に
示した１トランジスタ型メモリセルが得られる。
(キ) 発明の効果
キヤパシタの下側電極層にバリヤメタルを使用
するのでシリコンの混入拡散によるTaO3誘電体
の誘電率低下の問題は生じない。さらに、N+領
域と下側電極層とのコンタクト抵抗は、従来のポ
リシリコン層では100μΩ―cm程度であつたのが
バリヤメタルでは数十μΩ―cmと大幅に減少する
利点がある。
するのでシリコンの混入拡散によるTaO3誘電体
の誘電率低下の問題は生じない。さらに、N+領
域と下側電極層とのコンタクト抵抗は、従来のポ
リシリコン層では100μΩ―cm程度であつたのが
バリヤメタルでは数十μΩ―cmと大幅に減少する
利点がある。
第１図は１トランジスタ型RAMセルの概略断
面図である。 １…Ｐ型半導体基板、２，３…N+領域、５…
ポリシリコンゲート電極、６…下側電極層、７…
誘電体層、８…上側対応電極層、９…フイールド
酸化膜、１２…配線。
面図である。 １…Ｐ型半導体基板、２，３…N+領域、５…
ポリシリコンゲート電極、６…下側電極層、７…
誘電体層、８…上側対応電極層、９…フイールド
酸化膜、１２…配線。
Claims (1)
- 【特許請求の範囲】 １ シリコン層上に直接に形成され、シリコンを
実質的に含まず、かつシリコンの拡散に対してバ
リヤメタルとなる下側電極層と、 該下側電極層上に直接に形成され、シリコンを
実質的に含有しない酸化タンタルからなる誘電体
層と、 該誘電体層上で、該下側電極層に対向して形成
された上側対向電極層と、 を含むキヤパシタを備えることを特徴とする半導
体装置。 ２ 前記下側電極層が窒化タンタル又は窒化チタ
ンである特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178074A JPS6072261A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178074A JPS6072261A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072261A JPS6072261A (ja) | 1985-04-24 |
| JPH04598B2 true JPH04598B2 (ja) | 1992-01-08 |
Family
ID=16042159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178074A Granted JPS6072261A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072261A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136035A (ja) * | 1985-12-10 | 1987-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01225149A (ja) * | 1988-03-04 | 1989-09-08 | Toshiba Corp | キャパシタ及びその製造方法 |
| US5087951A (en) * | 1988-05-02 | 1992-02-11 | Micron Technology | Semiconductor memory device transistor and cell structure |
| JPH0736438B2 (ja) * | 1988-08-25 | 1995-04-19 | 日本電気株式会社 | 半導体装置 |
| KR920004541B1 (ko) * | 1989-05-30 | 1992-06-08 | 현대전자산업 주식회사 | 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법 |
| JP2673385B2 (ja) * | 1989-10-26 | 1997-11-05 | 三菱電機株式会社 | 半導体装置 |
| JP3021800B2 (ja) * | 1990-07-24 | 2000-03-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| JP2621609B2 (ja) * | 1990-07-31 | 1997-06-18 | 日本電気株式会社 | 電荷蓄積容量を備えた半導体装置及びその製造方法 |
| JPH0496270A (ja) * | 1990-08-03 | 1992-03-27 | Sharp Corp | 半導体装置の製造方法 |
| JPH04177760A (ja) * | 1990-11-09 | 1992-06-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US5283453A (en) * | 1992-10-02 | 1994-02-01 | International Business Machines Corporation | Trench sidewall structure |
| KR100269278B1 (ko) * | 1992-10-14 | 2000-10-16 | 윤종용 | 강유전체박막을이용한커패시터제조방법 |
| TW241392B (ja) * | 1993-04-22 | 1995-02-21 | Ibm | |
| JPH0797008A (ja) * | 1993-09-24 | 1995-04-11 | Murata Mach Ltd | 物品移載装置 |
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| JPS56147470A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor device |
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-09-28 JP JP58178074A patent/JPS6072261A/ja active Granted
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072261A (ja) | 1985-04-24 |
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