JPH0438144B2 - - Google Patents
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- JPH0438144B2 JPH0438144B2 JP59229331A JP22933184A JPH0438144B2 JP H0438144 B2 JPH0438144 B2 JP H0438144B2 JP 59229331 A JP59229331 A JP 59229331A JP 22933184 A JP22933184 A JP 22933184A JP H0438144 B2 JPH0438144 B2 JP H0438144B2
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- capacitor
- cell
- gate electrode
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- electrode
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に各種情報
処理装置に具備せしめられるダイナミツク型のラ
ンダム・アクセス・メモリ（Ｄ−RAM）に主と
して用いられる１トランジスタ・１キヤパシタ型
メモリセルの、キヤパシタ容量を増大せしめ且つ
セル面積を縮小するための改良構造に関す。
処理装置に具備せしめられるダイナミツク型のラ
ンダム・アクセス・メモリ（Ｄ−RAM）に主と
して用いられる１トランジスタ・１キヤパシタ型
メモリセルの、キヤパシタ容量を増大せしめ且つ
セル面積を縮小するための改良構造に関す。
上記Ｄ−RAMにおいては大規模化が急速に進
められており、これに伴つて該Ｄ−RAMを構成
する１トランジスタ・１キヤパシタ型メモリセル
も大幅に縮小されて来ている。
められており、これに伴つて該Ｄ−RAMを構成
する１トランジスタ・１キヤパシタ型メモリセル
も大幅に縮小されて来ている。
１トランジスタ・１キヤパシタ型のメモリセル
は、第３図に示すような回路構成を有しており、
情報が電荷としてキヤパシタＣに蓄積される。
は、第３図に示すような回路構成を有しており、
情報が電荷としてキヤパシタＣに蓄積される。
そして読出しに際しトランジスタＴを“ON”
してキヤパシタＣとビツトラインBLとを接続し、
上記蓄積電荷によつて生ずるビツトラインBLの
電位変化がセンスアンプSAを介して情報として
読み出される。（WLはワードライン） 従つてメモリセルの縮小に伴いキヤパシタ容量
が減少した際には、読出しに際してのビツトライ
ンの電位変化が小さくなり、情報の読出しが困難
且つ不正確になつて情報の信頼度が低下する。
してキヤパシタＣとビツトラインBLとを接続し、
上記蓄積電荷によつて生ずるビツトラインBLの
電位変化がセンスアンプSAを介して情報として
読み出される。（WLはワードライン） 従つてメモリセルの縮小に伴いキヤパシタ容量
が減少した際には、読出しに際してのビツトライ
ンの電位変化が小さくなり、情報の読出しが困難
且つ不正確になつて情報の信頼度が低下する。
又、キヤパシタ容量が低下し情報として蓄積さ
れる電荷量が減少すると、α線による情報の反転
も起き易くなる。
れる電荷量が減少すると、α線による情報の反転
も起き易くなる。
そこでキヤパシタ容量を増大せしめる手段の開
発が強く要望されている。
発が強く要望されている。
第４図は、従来用いられていた通常型の１トラ
ンジスタ・１キヤパシタ・メモリセルの模式側断
面図である。
ンジスタ・１キヤパシタ・メモリセルの模式側断
面図である。
図において、１はｐ型シリコン基板、２は素子
間分離酸化膜、３はn+型ドレイン領域、４は第
１のキヤパシタ電極となるn+型ソース領域、５
は誘電体膜、６は一層目の多結晶シリコン層PA
よりなる第２のキヤパシタ電極、７は第１の絶縁
膜、８はゲート酸化膜、９は二層目の多結晶シリ
コン層PBよりなるゲート電極、１０は第２の絶
縁膜、１１はアルミニウムよりなるビツトライ
ン、を示す。
間分離酸化膜、３はn+型ドレイン領域、４は第
１のキヤパシタ電極となるn+型ソース領域、５
は誘電体膜、６は一層目の多結晶シリコン層PA
よりなる第２のキヤパシタ電極、７は第１の絶縁
膜、８はゲート酸化膜、９は二層目の多結晶シリ
コン層PBよりなるゲート電極、１０は第２の絶
縁膜、１１はアルミニウムよりなるビツトライ
ン、を示す。
上記通常型の１トランジスタ・１キヤパシタ・
セルにおいては、同図のようにソース領域４の上
部のみがキヤパシタとして使用されるので、セル
面積が縮小された際にはその容量がそれに比例し
て大幅に減少する。
セルにおいては、同図のようにソース領域４の上
部のみがキヤパシタとして使用されるので、セル
面積が縮小された際にはその容量がそれに比例し
て大幅に減少する。
そこでキヤパシタの実効面積を増す方法として
提供されたのがトレンチ・セル構造である。
提供されたのがトレンチ・セル構造である。
第５図はトレンチ・セル構造を示す模式側断面
図で、図中１５は溝（トレンチ）を表し、その他
の符号は第４図と同一対象物を示す。
図で、図中１５は溝（トレンチ）を表し、その他
の符号は第４図と同一対象物を示す。
このセルはセルを形成する領域に予めマスク整
合によりリソグラフイ手段により溝１５を形成
し、該溝１５の内面部を含むソース領域４を形成
し、その上部に誘電体膜５を介して第２のキヤパ
シタ電極６を配設した構造で、溝１５の側面に相
当する分キヤパシタの実効面績が増し、キヤパシ
タ容量の増大が図れる。
合によりリソグラフイ手段により溝１５を形成
し、該溝１５の内面部を含むソース領域４を形成
し、その上部に誘電体膜５を介して第２のキヤパ
シタ電極６を配設した構造で、溝１５の側面に相
当する分キヤパシタの実効面績が増し、キヤパシ
タ容量の増大が図れる。
しかし該トレンチ・セルにおいては形成に際し
て、溝１５とキヤパシタ電極６との間の位置合わ
せ誤差に対する余裕寸法d1及びキヤパシタ電極６
とゲート電極９との間の位置合わせ誤差に対する
余裕寸法d2を見る必要があるので、セルの微細化
が思うように図れないという問題があつた。
て、溝１５とキヤパシタ電極６との間の位置合わ
せ誤差に対する余裕寸法d1及びキヤパシタ電極６
とゲート電極９との間の位置合わせ誤差に対する
余裕寸法d2を見る必要があるので、セルの微細化
が思うように図れないという問題があつた。
そこでキヤパシタ容量の増加を図る別の構造と
して、スタツド・キヤパシタ（Stacked−
Capacitor：STC）型メモリセルが提供された。
して、スタツド・キヤパシタ（Stacked−
Capacitor：STC）型メモリセルが提供された。
第６図は従来のスタツクド・キヤパシタ型セル
の構造を示す模式側断面図である。
の構造を示す模式側断面図である。
図において、１２ａは一層目の多結晶シリコン
層PAよりなるゲート電極、１２ｂは同じく隣接
するメモリセルのゲート電極（ワードライン）、
１３は二層目の多結晶シリコン層よりなる第１の
キヤパシタ電極、１４は三層目の多結晶シリコン
層よりなる第２のキヤパシタ電極で、他の符号は
第４図と同一対象物を示す。
層PAよりなるゲート電極、１２ｂは同じく隣接
するメモリセルのゲート電極（ワードライン）、
１３は二層目の多結晶シリコン層よりなる第１の
キヤパシタ電極、１４は三層目の多結晶シリコン
層よりなる第２のキヤパシタ電極で、他の符号は
第４図と同一対象物を示す。
同図のようにスタツクド・キヤパシタ型セルに
おいては、自己セルのゲート電極１２ａの上部、
及び隣接するセル上から素子間分離酸化膜上に延
在する別のゲート電極、即ち隣接するワードライ
ン１２ｂの上部もキヤパシタ領域として使用され
るので、前記従来の通常型のメモリセルに比べ同
一セル面積におけるキヤパシタ容量が３倍程度に
増大できる。
おいては、自己セルのゲート電極１２ａの上部、
及び隣接するセル上から素子間分離酸化膜上に延
在する別のゲート電極、即ち隣接するワードライ
ン１２ｂの上部もキヤパシタ領域として使用され
るので、前記従来の通常型のメモリセルに比べ同
一セル面積におけるキヤパシタ容量が３倍程度に
増大できる。
然しながら前記Ｄ−RAMにおいてはメモリセ
ルを更に高密度高集積化することが要望されてお
り、セル面積を更に縮小しても現状のスタツク
ド・キヤパシタ型セル程度のキヤパシタ容量が得
られるセル構造を提供しなければならないという
問題を生じている。
ルを更に高密度高集積化することが要望されてお
り、セル面積を更に縮小しても現状のスタツク
ド・キヤパシタ型セル程度のキヤパシタ容量が得
られるセル構造を提供しなければならないという
問題を生じている。
上記問題点の解決は、開孔部の周囲がゲート電
極と素子間分離絶縁膜とによつて画定された溝状
の不純物導入領域と、該溝状不純物導入領域の内
面に直に接し、且つ絶縁膜を介して隣接するゲー
ト電極上に延在する第１のキヤパシタ電極と、該
第１のキヤパシタ電極の表面に形成された誘電体
膜と、該誘電体膜を介して該第１のキヤパシタ電
極上を覆う第２のキヤパシタ電極とを有する本発
明によるスタツクド・キヤパシタ型の半導体記憶
装置によつて達成される。
極と素子間分離絶縁膜とによつて画定された溝状
の不純物導入領域と、該溝状不純物導入領域の内
面に直に接し、且つ絶縁膜を介して隣接するゲー
ト電極上に延在する第１のキヤパシタ電極と、該
第１のキヤパシタ電極の表面に形成された誘電体
膜と、該誘電体膜を介して該第１のキヤパシタ電
極上を覆う第２のキヤパシタ電極とを有する本発
明によるスタツクド・キヤパシタ型の半導体記憶
装置によつて達成される。
即ち本発明においては、セル領域にゲート電極
と素子間分離領域とに自己整合せしめて溝状のソ
ース領域を設け、該溝状ソース領域の内面に沿つ
てスタツク型のキヤパシタを形成し、且つその両
端部を自己セルのゲート電極の上部及び隣接ワー
ドラインの上部に延在せしめ、これによつてキヤ
パシタの実効面積の大幅な増大を図ると同時にセ
ル領域の縮小を図るものである。
と素子間分離領域とに自己整合せしめて溝状のソ
ース領域を設け、該溝状ソース領域の内面に沿つ
てスタツク型のキヤパシタを形成し、且つその両
端部を自己セルのゲート電極の上部及び隣接ワー
ドラインの上部に延在せしめ、これによつてキヤ
パシタの実効面積の大幅な増大を図ると同時にセ
ル領域の縮小を図るものである。
かくてダイナミツク型メモリを更に高密度高集
積化した際の情報の信頼度が確保される。
積化した際の情報の信頼度が確保される。
以下本発明を、第１図に示す実施例により具体
的に説明する。
的に説明する。
第１図は本発明のスタツクドキヤパシタ型メモ
リセルの一実施例を示す模式平面図ａ及びＡ−Ａ
矢視模式断面図ｂで、第２図ａ乃至ｆはその製造
方法を示す工程断面図である。
リセルの一実施例を示す模式平面図ａ及びＡ−Ａ
矢視模式断面図ｂで、第２図ａ乃至ｆはその製造
方法を示す工程断面図である。
本発明のスタツクドキヤパシタ型メモリセルは
例えば第１図のような構造を有する。
例えば第１図のような構造を有する。
同図において、２１はｐ型シリコン基板、２２
は素子間分離酸化膜、２３はゲート酸化膜、２４
ａは一層目の多結晶シリコン層PAよりなるゲー
ト電極、２４ｂは同じく一層目の多結晶シリコン
層PAよりなる隣接トランジスタのゲート電極
（ワードライン）、２５は二酸化シリコン（SiO2）
等よりなる第１の絶縁膜、２６はゲート電極２４
ａ及び素子間分離酸化膜２２にセルフアラインで
形成された深さ例えば2μｍ程度の溝、２７は二
層目の多結晶シリコン層PBよりなる第１のキヤ
パシタ電極、２８は深さ2000Å程度のn+型ソー
ス領域、２９は厚さ100Å程度のSiO2膜等よりな
る誘電体膜、３０は三層目の多結晶シリコン層
PCよりなる第２のキヤパシタ電極、３１は第２
のキヤパシタ電極に形成される窓、３２はn+型
ドレイン領域、３３は燐珪酸ガラス（PSG）等
よりなる第２の絶縁膜、３４はドレイン・コンタ
クト窓、３５はアルミニウム等よりなるビツトラ
インを示す。
は素子間分離酸化膜、２３はゲート酸化膜、２４
ａは一層目の多結晶シリコン層PAよりなるゲー
ト電極、２４ｂは同じく一層目の多結晶シリコン
層PAよりなる隣接トランジスタのゲート電極
（ワードライン）、２５は二酸化シリコン（SiO2）
等よりなる第１の絶縁膜、２６はゲート電極２４
ａ及び素子間分離酸化膜２２にセルフアラインで
形成された深さ例えば2μｍ程度の溝、２７は二
層目の多結晶シリコン層PBよりなる第１のキヤ
パシタ電極、２８は深さ2000Å程度のn+型ソー
ス領域、２９は厚さ100Å程度のSiO2膜等よりな
る誘電体膜、３０は三層目の多結晶シリコン層
PCよりなる第２のキヤパシタ電極、３１は第２
のキヤパシタ電極に形成される窓、３２はn+型
ドレイン領域、３３は燐珪酸ガラス（PSG）等
よりなる第２の絶縁膜、３４はドレイン・コンタ
クト窓、３５はアルミニウム等よりなるビツトラ
インを示す。
上記構造は第２図ａ乃至ｆに示す製造方法によ
つて形成される。
つて形成される。
即ち第２図ａに示すように、
通常通り例えばｐ型シリコン基板２１上に素子
間分離酸化膜２２を形成した後、表出シリコン面
に熱酸化により厚さ300Å程度のゲート酸化膜２
３を形成し、次いで該基板上に厚さ4000Å程度の
一層目の多結晶シリコン層PAを気相成長し、ガ
ス拡散法等により燐を高濃度に導入して該一層目
の多結晶シリコン層PAに導電性を付与する。
間分離酸化膜２２を形成した後、表出シリコン面
に熱酸化により厚さ300Å程度のゲート酸化膜２
３を形成し、次いで該基板上に厚さ4000Å程度の
一層目の多結晶シリコン層PAを気相成長し、ガ
ス拡散法等により燐を高濃度に導入して該一層目
の多結晶シリコン層PAに導電性を付与する。
次いで第２図ｂに示すように、
通常のリソグラフイ技術により上記一層目の多
結晶シリコン層PAをパターンニングして該PAよ
りなるゲート電極２４ａ及び２４ｂを形成し、表
出ゲート酸化膜２３を除去した後、熱酸化により
ゲート電極２４ａ，２４ｂの表面に例えば3000Å
程度酸化シリコン絶縁膜２５ａを形成する。この
際不純物濃度の低い単結晶シリコン面即ちｐ型シ
リコン基板２１の表面に形成される酸化シリコン
絶縁膜２５ｂの厚さは上記PA上のものの1/5程
度、即ち600Å程度である。
結晶シリコン層PAをパターンニングして該PAよ
りなるゲート電極２４ａ及び２４ｂを形成し、表
出ゲート酸化膜２３を除去した後、熱酸化により
ゲート電極２４ａ，２４ｂの表面に例えば3000Å
程度酸化シリコン絶縁膜２５ａを形成する。この
際不純物濃度の低い単結晶シリコン面即ちｐ型シ
リコン基板２１の表面に形成される酸化シリコン
絶縁膜２５ｂの厚さは上記PA上のものの1/5程
度、即ち600Å程度である。
次いで第２図ｃに示すように、
該基板上にドレイン形成領域４１上を覆うレジ
スト・マスク４２を形成し、先ず三弗化メタン
（CHF3）によるリアクテイブ・イオンエツチン
グによりソース形成領域４３上の600Å程度の厚
さの酸化シリコン絶縁膜膜２５ｂを除去する。こ
の際表出するゲート電極上の酸化シリコン絶縁膜
２５ａは2400Å程度の厚さになつて残留する。
スト・マスク４２を形成し、先ず三弗化メタン
（CHF3）によるリアクテイブ・イオンエツチン
グによりソース形成領域４３上の600Å程度の厚
さの酸化シリコン絶縁膜膜２５ｂを除去する。こ
の際表出するゲート電極上の酸化シリコン絶縁膜
２５ａは2400Å程度の厚さになつて残留する。
次いでゲート電極２４ａ上の酸化シリコン絶縁
膜２５ａ及び素子間分離酸化膜２２をマスクに
し、例えば四塩化炭素（CCl4）＋酸素（O2）等よ
りなるエツチング・ガスを用いるリアクテイブ・
イオンエツチングによつて表出しているＰ型シリ
コン基板２１面を選択的にエツチングし、該ソー
ス形成領域４３にゲート電極２４ａ及び素子間分
離酸化膜２２に自己整合した深さ2μｍ程度の略
垂直な側面を有する溝２６を形成する。
膜２５ａ及び素子間分離酸化膜２２をマスクに
し、例えば四塩化炭素（CCl4）＋酸素（O2）等よ
りなるエツチング・ガスを用いるリアクテイブ・
イオンエツチングによつて表出しているＰ型シリ
コン基板２１面を選択的にエツチングし、該ソー
ス形成領域４３にゲート電極２４ａ及び素子間分
離酸化膜２２に自己整合した深さ2μｍ程度の略
垂直な側面を有する溝２６を形成する。
次いで第２図ｄに示すように、
該基板上に厚さ3000Å程度の二層目の多結晶シ
リコン層PBを気相成長し、例えば砒素（As+）を
高濃度にイオン注入し、1000℃程度に所定の時間
加熱して該二層目の多結晶シリコン層PBに導電
性を付与する。
リコン層PBを気相成長し、例えば砒素（As+）を
高濃度にイオン注入し、1000℃程度に所定の時間
加熱して該二層目の多結晶シリコン層PBに導電
性を付与する。
この際前記溝２６の表面部に砒素を固相−固相
拡散せしめて、該溝２６の表面部に深さ2000Å程
度のn+型ソース領域２８を形成する。
拡散せしめて、該溝２６の表面部に深さ2000Å程
度のn+型ソース領域２８を形成する。
次いで第２図ｅに示すように、
通常のリソグラフイ技術により上記二層目の多
結晶シリコン層PBをパターンニングし、自己セ
ルのゲート電極２４ａ及び隣接ワードライン２４
ｂ上に延在する第１のキヤパシタ電極２７を形成
し、次いで熱酸化により該第１のキヤパシタ電極
２７の表面に厚さ例えば100Å程度の二酸化シリ
コン誘電体膜２９を形成し、次いで該基板上に厚
さ3000Å程度の三層目の多結晶シリコン層PCを
気相成長すし、次いで該三層目の多結晶シリコン
層PCにガス拡散等の方法により燐を高濃度に導
入し導電性を付与して第２のキヤパシタ電極３０
となす。
結晶シリコン層PBをパターンニングし、自己セ
ルのゲート電極２４ａ及び隣接ワードライン２４
ｂ上に延在する第１のキヤパシタ電極２７を形成
し、次いで熱酸化により該第１のキヤパシタ電極
２７の表面に厚さ例えば100Å程度の二酸化シリ
コン誘電体膜２９を形成し、次いで該基板上に厚
さ3000Å程度の三層目の多結晶シリコン層PCを
気相成長すし、次いで該三層目の多結晶シリコン
層PCにガス拡散等の方法により燐を高濃度に導
入し導電性を付与して第２のキヤパシタ電極３０
となす。
次いで第２図ｆに示すように、
通常のリソグラフイ技術により該第２のキヤパ
シタ電極３０にドレイン形成領域４１の上部をそ
の近傍領域を含めて表出する開孔３１を形成し、
該キヤパシタ電極３０及び前記開孔３１内に表出
するゲート電極２４ａをマスクにして砒素
（As+）を高濃度にイオン注入し、所定の熱処理
を行つてn+型ドレイン領域３２を形成する。
シタ電極３０にドレイン形成領域４１の上部をそ
の近傍領域を含めて表出する開孔３１を形成し、
該キヤパシタ電極３０及び前記開孔３１内に表出
するゲート電極２４ａをマスクにして砒素
（As+）を高濃度にイオン注入し、所定の熱処理
を行つてn+型ドレイン領域３２を形成する。
そして以後通常とおり燐珪酸ガラス絶縁膜の形
成、配線コンタクト窓の形成、配線形成等を行つ
て、前記第１図に示すようなスタツク構造の１ト
ランジスタ・１キヤパシタ型メモリセルを完成せ
しめる。
成、配線コンタクト窓の形成、配線形成等を行つ
て、前記第１図に示すようなスタツク構造の１ト
ランジスタ・１キヤパシタ型メモリセルを完成せ
しめる。
上記実施例の説明のように本発明の構造におい
ては、上部にキヤパシタが構成されるソース領域
の溝がゲート電極と素子間分離絶縁膜とに自己整
合で形成されるので、該溝とゲート電極の間に位
置合わせ余裕を取る必要がない。
ては、上部にキヤパシタが構成されるソース領域
の溝がゲート電極と素子間分離絶縁膜とに自己整
合で形成されるので、該溝とゲート電極の間に位
置合わせ余裕を取る必要がない。
またゲート電極とキヤパシタ電極との距離はゲ
ート電極上に形成する絶縁膜の厚さによつて規定
されるので、マスク整合の場合のように位置合わ
せ余裕を見る必要がなく大幅に短縮できる。
ート電極上に形成する絶縁膜の厚さによつて規定
されるので、マスク整合の場合のように位置合わ
せ余裕を見る必要がなく大幅に短縮できる。
一方本発明の構造においては、実施例に示すよ
うに溝によつてキヤパシタの実効面積を増し、且
つ更に自己セルのゲート電極の上部及び隣接ワー
ドラインの上部をキヤパシタ領域として使用する
のでセル当たりのキヤパシタ容量が大幅に増大
し、従来の通常セルの５〜６倍程度の大きなキヤ
パシタ容量が得られる。
うに溝によつてキヤパシタの実効面積を増し、且
つ更に自己セルのゲート電極の上部及び隣接ワー
ドラインの上部をキヤパシタ領域として使用する
のでセル当たりのキヤパシタ容量が大幅に増大
し、従来の通常セルの５〜６倍程度の大きなキヤ
パシタ容量が得られる。
なお本発明の構造は反対導電型のメモリセルに
も適用される。
も適用される。
キヤパシタ電極はモリブデン・シリサイド
（MoSi2）等の高融点金属珪化物で形成してもよ
い。
（MoSi2）等の高融点金属珪化物で形成してもよ
い。
又誘電体膜には窒化シリコン（Si3N4）等も用
いられる。
いられる。
以上説明のように本発明のスタツクド・キヤパ
シタ型メモリセルにおいては、セル面積を従来よ
り縮小することが可能であり、且つセル面積を縮
小した際にも大きなキヤパシタ容量を確保するこ
とが出来る。
シタ型メモリセルにおいては、セル面積を従来よ
り縮小することが可能であり、且つセル面積を縮
小した際にも大きなキヤパシタ容量を確保するこ
とが出来る。
従つて本発明によれば、情報の信頼度を低下せ
しめずにＤ−RAM等の半導体記憶装置を更に高
密度高集積化することが可能になる。
しめずにＤ−RAM等の半導体記憶装置を更に高
密度高集積化することが可能になる。
第１図は本発明のスタツクドキヤパシタ型メモ
リセルの一実施例を示す模式平面図ａ及びＡ−Ａ
矢視模式断面図ｂ、第２図ａ乃至ｆはその製造方
法を示す工程断面図、第３図は１トランジスタ・
１キヤパシタ型のメモリセルの等価回路図、第４
図は従来の通常型の１トランジスタ・１キヤパシ
タ型メモリセルの模式側断面図、第５図はトレン
チ・セルの模式側断面図、第６図は従来のスタツ
クド・キヤパシタ型セルの模式側断面図である。 図において、２１はｐ型シリコン基板、２２は
フイールド酸化膜、２３はゲート酸化膜、２４ａ
及び２４ｂはゲート電極、２５は第１の絶縁膜、
２６は溝、２７は第１のキヤパシタ電極、２８は
n+型ソース領域、２９は誘電体膜、３０は第２
のキヤパシタ電極、３１は窓、３２はn+型ドレ
イン領域、３３は第２の絶縁膜、３４はドレイ
ン・コンタクト窓、３５はビツトライン、PAは
一層目の多結晶シリコン層、PBは二層目の多結
晶シリコン層、PCは三層目の多結晶シリコン層、
を示す。
リセルの一実施例を示す模式平面図ａ及びＡ−Ａ
矢視模式断面図ｂ、第２図ａ乃至ｆはその製造方
法を示す工程断面図、第３図は１トランジスタ・
１キヤパシタ型のメモリセルの等価回路図、第４
図は従来の通常型の１トランジスタ・１キヤパシ
タ型メモリセルの模式側断面図、第５図はトレン
チ・セルの模式側断面図、第６図は従来のスタツ
クド・キヤパシタ型セルの模式側断面図である。 図において、２１はｐ型シリコン基板、２２は
フイールド酸化膜、２３はゲート酸化膜、２４ａ
及び２４ｂはゲート電極、２５は第１の絶縁膜、
２６は溝、２７は第１のキヤパシタ電極、２８は
n+型ソース領域、２９は誘電体膜、３０は第２
のキヤパシタ電極、３１は窓、３２はn+型ドレ
イン領域、３３は第２の絶縁膜、３４はドレイ
ン・コンタクト窓、３５はビツトライン、PAは
一層目の多結晶シリコン層、PBは二層目の多結
晶シリコン層、PCは三層目の多結晶シリコン層、
を示す。
Claims (1)
- １ 開孔部の周囲がゲート電極と素子間分離絶縁
膜とによつて画定された溝状の不純物導入領域
と、該溝状不純物導入領域の内面に直に接し、且
つ絶縁膜を介して隣接するゲート電極上に延在す
る第１のキヤパシタ電極と、該第１のキヤパシタ
電極の表面に形成された誘電体膜と、該誘電体膜
を介して該第１のキヤパシタ電極上を覆う第２の
キヤパシタ電極とを有してなることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229331A JPS61107768A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229331A JPS61107768A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107768A JPS61107768A (ja) | 1986-05-26 |
| JPH0438144B2 true JPH0438144B2 (ja) | 1992-06-23 |
Family
ID=16890473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229331A Granted JPS61107768A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107768A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JP2707538B2 (ja) * | 1986-05-09 | 1998-01-28 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH0691214B2 (ja) * | 1986-11-15 | 1994-11-14 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| JP2794750B2 (ja) * | 1989-03-07 | 1998-09-10 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
-
1984
- 1984-10-31 JP JP59229331A patent/JPS61107768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107768A (ja) | 1986-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |