JP3020502B2 - ダイナミックランダムアクセスメモリセルを有する半導体装置およびその製造方法 - Google Patents
ダイナミックランダムアクセスメモリセルを有する半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高い容量を有するキャパシタとそれを用い
た高集積密度の半導体装置及びその製造方法に関する。
た高集積密度の半導体装置及びその製造方法に関する。
［従来の技術］ 従来、半導体記憶装置の有する容量としては多結晶シ
リコン膜を電極としたものが多く用いられる。すなわち
多結晶シリコン膜からなる電極上に１種もしくは複数種
の絶縁膜が容量絶縁膜として形成されて容量が形成され
る。この容量絶縁膜としては、下側の多結晶シリコン電
極の表面を熱酸化して形成された酸化シリコン膜が最も
多く用いられており、この上に上側の多結晶シリコン電
極が形成され容量が構成される。
リコン膜を電極としたものが多く用いられる。すなわち
多結晶シリコン膜からなる電極上に１種もしくは複数種
の絶縁膜が容量絶縁膜として形成されて容量が形成され
る。この容量絶縁膜としては、下側の多結晶シリコン電
極の表面を熱酸化して形成された酸化シリコン膜が最も
多く用いられており、この上に上側の多結晶シリコン電
極が形成され容量が構成される。
［発明が解決しようとする課題］ 上記従来技術において、熱酸化は単結晶シリコンに対
して有効な方法であり、多結晶シリコンを高温で酸化し
た場合には問題を生ずる。すなわち、一般に多結晶シリ
コンの熱酸化膜は単結晶シリコンの熱酸化膜に比べ、リ
ーク電流が大きく、破壊耐圧が低く、初期欠陥が多い。
このようなシリコンの熱酸化膜に替り、何種かの高誘電
率絶縁膜が提案されている。たとえば、窒化シリコン
膜、酸化タンタル膜、あるいはこれらを組合せた多層膜
などが、特開昭53−10839号に記載されている。
して有効な方法であり、多結晶シリコンを高温で酸化し
た場合には問題を生ずる。すなわち、一般に多結晶シリ
コンの熱酸化膜は単結晶シリコンの熱酸化膜に比べ、リ
ーク電流が大きく、破壊耐圧が低く、初期欠陥が多い。
このようなシリコンの熱酸化膜に替り、何種かの高誘電
率絶縁膜が提案されている。たとえば、窒化シリコン
膜、酸化タンタル膜、あるいはこれらを組合せた多層膜
などが、特開昭53−10839号に記載されている。
また、特開昭61−85857では、次のような多層絶縁膜
の形成方法が示されている。すなわち、まず100nmの多
結晶シリコン膜を低圧化学気相成長法で形成し、次いで
多結晶シリコン上に20nmの窒化シリコン層を低圧化学気
相成長法で形成する。該窒化シリコン膜をホトエッチン
グした後、該窒化シリコン表面を熱酸化し、2nmの厚さ
の酸化シリコン膜を形成し、この上に多結晶シリコン電
極を形成する。
の形成方法が示されている。すなわち、まず100nmの多
結晶シリコン膜を低圧化学気相成長法で形成し、次いで
多結晶シリコン上に20nmの窒化シリコン層を低圧化学気
相成長法で形成する。該窒化シリコン膜をホトエッチン
グした後、該窒化シリコン表面を熱酸化し、2nmの厚さ
の酸化シリコン膜を形成し、この上に多結晶シリコン電
極を形成する。
以上、これまで提案されてきた容量用の多層絶縁膜は
いずれも、容量絶縁膜としては十分なものではない。こ
れまで提案されている多層絶縁膜は最適な容量特性、す
なわち低リーク電流、低欠陥、高信頼、高容量などの特
性において、必要な条件を満していない。
いずれも、容量絶縁膜としては十分なものではない。こ
れまで提案されている多層絶縁膜は最適な容量特性、す
なわち低リーク電流、低欠陥、高信頼、高容量などの特
性において、必要な条件を満していない。
本発明の目的は上記従来の問題点を解決し、十分高い
容量を有しかつ、低欠陥、低リーク電流、高信頼の容量
絶縁膜を多結晶シリコン膜上に形成した容量を有する半
導体装置を提供することである。
容量を有しかつ、低欠陥、低リーク電流、高信頼の容量
絶縁膜を多結晶シリコン膜上に形成した容量を有する半
導体装置を提供することである。
［課題を解決するための手段］ 上記目的は、以下の方法で多結晶シリコン上に多層絶
縁膜を形成することにより達成できる。すなわち、多結
晶シリコン表面上に、化学気相成長法（CVD）により窒
化シリコン膜を堆積すると、この窒化シリコン膜の堆積
時に酸化シリコン層が多結晶シリコン表面に形成される
が、これ以上の酸化膜を形成することなしに、窒化シリ
コン膜を上記酸化シリコン層上に堆積し、しかる後に該
窒化シリコン膜の表面を酸化する。その際、該窒化シリ
コン膜の堆積厚さは18.6nm以下とする。また、該窒化シ
リコン膜表面の酸化に際しては、残った窒化シリコン膜
の厚さは3nm以上となるようにし、下部多結晶シリコン
電極の局所的酸化が生ずることを防止する。
縁膜を形成することにより達成できる。すなわち、多結
晶シリコン表面上に、化学気相成長法（CVD）により窒
化シリコン膜を堆積すると、この窒化シリコン膜の堆積
時に酸化シリコン層が多結晶シリコン表面に形成される
が、これ以上の酸化膜を形成することなしに、窒化シリ
コン膜を上記酸化シリコン層上に堆積し、しかる後に該
窒化シリコン膜の表面を酸化する。その際、該窒化シリ
コン膜の堆積厚さは18.6nm以下とする。また、該窒化シ
リコン膜表面の酸化に際しては、残った窒化シリコン膜
の厚さは3nm以上となるようにし、下部多結晶シリコン
電極の局所的酸化が生ずることを防止する。
また本発明においては、半導体装置の製造方法につい
ても規定する。すなわち、シリコン基体上に酸化シリコ
ン層が形成されており、この酸化シリコン層上に窒化シ
リコン層を堆積し、その窒化シリコン層の厚みの一部を
酸化して酸化シリコン層を形成する。この際、該窒化シ
リコン層の堆積厚さを より厚く、 よりも薄くする。ただし、tsioは窒化シリコンを酸化し
て形成した酸化シリコン層の厚さであり、t0はシリコン
基体上に成長した酸化シリコン層の厚さである。またE
SiNは窒化シリコンの誘電率Esioは酸化シリコンの誘電
率である。
ても規定する。すなわち、シリコン基体上に酸化シリコ
ン層が形成されており、この酸化シリコン層上に窒化シ
リコン層を堆積し、その窒化シリコン層の厚みの一部を
酸化して酸化シリコン層を形成する。この際、該窒化シ
リコン層の堆積厚さを より厚く、 よりも薄くする。ただし、tsioは窒化シリコンを酸化し
て形成した酸化シリコン層の厚さであり、t0はシリコン
基体上に成長した酸化シリコン層の厚さである。またE
SiNは窒化シリコンの誘電率Esioは酸化シリコンの誘電
率である。
また本発明においては、半導体素子とともに集積化さ
れるキャパシタについても規定する。すなわち、表面に
薄い酸化膜を伴う多結晶シリコンからなる下側電極を携
え、該薄い酸化膜上に窒化シリコン膜が配置され、次い
で該窒化シリコン膜上に酸化シリコン膜が配置されてな
る。この窒化シリコン膜の堆積厚さは3.6nm以上、18.6n
m以下であり、該酸化シリコン膜の厚さは1nm以上8.5nm
以下である。次いで上部電極を該酸化シリコン上に形成
する。
れるキャパシタについても規定する。すなわち、表面に
薄い酸化膜を伴う多結晶シリコンからなる下側電極を携
え、該薄い酸化膜上に窒化シリコン膜が配置され、次い
で該窒化シリコン膜上に酸化シリコン膜が配置されてな
る。この窒化シリコン膜の堆積厚さは3.6nm以上、18.6n
m以下であり、該酸化シリコン膜の厚さは1nm以上8.5nm
以下である。次いで上部電極を該酸化シリコン上に形成
する。
また、本発明においては、半導体装置についても規定
する。すなわち、多結晶シリコン上に酸化シリコン膜が
形成されており、その上に第１の絶縁層である窒化シリ
コンが形成されており、該第１の絶縁膜の上に第２の絶
縁層である酸化シリコン層が形成されている。その際、
第１の絶縁膜の厚さを3nm以上、18nm以下、該第２の絶
縁膜の厚さを1nm以上、8.5nm以下にする。
する。すなわち、多結晶シリコン上に酸化シリコン膜が
形成されており、その上に第１の絶縁層である窒化シリ
コンが形成されており、該第１の絶縁膜の上に第２の絶
縁層である酸化シリコン層が形成されている。その際、
第１の絶縁膜の厚さを3nm以上、18nm以下、該第２の絶
縁膜の厚さを1nm以上、8.5nm以下にする。
［作用］ 本発明による多層絶縁膜は、多結晶シリコン上に形成
して容量を形成する場合、極めて高い信頼性を実現する
ことができる。
して容量を形成する場合、極めて高い信頼性を実現する
ことができる。
また、欠陥の数を極めて少くすることができると言う
利点もある。
利点もある。
さらに、加えてリーク電流が少く、相対的な容量が大
きく、製造プロセスが簡単であると言う利点もある。
きく、製造プロセスが簡単であると言う利点もある。
［実施例］ 以下、本発明を実施例により図面を用いて説明する。
第１図は本発明による多結晶シリコン上の多層絶縁膜
を用いた容量部を有するダイナミックランダムアクセス
メモリセルの断面概略図である。このような積層容量型
のダイナミックランダムアクセスメモリセルでは、MOS
トランジスタＡの一方の電極にキャパシタＢが接続され
ている。Ｐ型シリコン基板10の中にMOSトランジスタＡ
のソース又はドレインとなるｎ型拡散層12が形成されて
いる。MOSトランジスタＡのゲート電極14はｎ型にドー
プされた多結晶シリコン層で形成され、絶縁層16により
囲まれている。厚い酸化シリコン膜18は素子分離層とし
て用いられる。
を用いた容量部を有するダイナミックランダムアクセス
メモリセルの断面概略図である。このような積層容量型
のダイナミックランダムアクセスメモリセルでは、MOS
トランジスタＡの一方の電極にキャパシタＢが接続され
ている。Ｐ型シリコン基板10の中にMOSトランジスタＡ
のソース又はドレインとなるｎ型拡散層12が形成されて
いる。MOSトランジスタＡのゲート電極14はｎ型にドー
プされた多結晶シリコン層で形成され、絶縁層16により
囲まれている。厚い酸化シリコン膜18は素子分離層とし
て用いられる。
第２図はキャパシタＢの断面構造を示す概略図であ
る。キャパシタＢの下部電極であるｎ型にドープされた
多結晶シリコン層20上には、製造プロセスの間に多結晶
シリコン表面に酸化シリコン膜（自然酸化膜）24が形成
される。該自然酸化膜24の上に窒化シリコン膜、Si3N4
あるいは第１の絶縁膜26が形成されており、二酸化シリ
コン膜あるいは第２の絶縁膜28が、該窒化シリコン層26
と上部電極30の間に形成されている。なお、上部電極30
はもう一方の多結晶シリコン層で形成されることが望ま
しい。
る。キャパシタＢの下部電極であるｎ型にドープされた
多結晶シリコン層20上には、製造プロセスの間に多結晶
シリコン表面に酸化シリコン膜（自然酸化膜）24が形成
される。該自然酸化膜24の上に窒化シリコン膜、Si3N4
あるいは第１の絶縁膜26が形成されており、二酸化シリ
コン膜あるいは第２の絶縁膜28が、該窒化シリコン層26
と上部電極30の間に形成されている。なお、上部電極30
はもう一方の多結晶シリコン層で形成されることが望ま
しい。
絶縁層32はキャパシタＢを覆っており、キャパシタと
トランジスタゲートをアルミニウム電極34から絶縁分離
している。アルミニウム電極34は他のｎ型不純物拡散層
12と接続している。
トランジスタゲートをアルミニウム電極34から絶縁分離
している。アルミニウム電極34は他のｎ型不純物拡散層
12と接続している。
第３図により、上記のダイナミックランダムアクセス
メモリセルのキャパシタ部分の製造工程を概説する。下
部多結晶シリコン層20は化学気相成長（CVD）工程40に
より形成される。多結晶シリコン層はホトエッチング工
程42において加工し、下部多結晶シリコン電極を形成し
た。
メモリセルのキャパシタ部分の製造工程を概説する。下
部多結晶シリコン層20は化学気相成長（CVD）工程40に
より形成される。多結晶シリコン層はホトエッチング工
程42において加工し、下部多結晶シリコン電極を形成し
た。
次いで、露出し表面が酸化している下部電極20上のに
8nmの窒化シリコン層26を低圧化学気相成長（LP−CVD）
工程44によって堆積した。この際の窒化シリコン層の堆
積厚さは3.6nm以上、18.6nm以下の領域が使用可能であ
る。酸化シリコン層24はホトエッチング工程における水
洗時に成長し始め、さらに低圧化学気相成長工程44にお
いて、露出した多結晶シリコン表面の低圧化学気相成長
装置の高温の炉内雰囲気にさらすことにより成長する。
これらの工程は、該自然酸化膜24が1nm乃至それ以下と
なるよう制御することが望ましい。
8nmの窒化シリコン層26を低圧化学気相成長（LP−CVD）
工程44によって堆積した。この際の窒化シリコン層の堆
積厚さは3.6nm以上、18.6nm以下の領域が使用可能であ
る。酸化シリコン層24はホトエッチング工程における水
洗時に成長し始め、さらに低圧化学気相成長工程44にお
いて、露出した多結晶シリコン表面の低圧化学気相成長
装置の高温の炉内雰囲気にさらすことにより成長する。
これらの工程は、該自然酸化膜24が1nm乃至それ以下と
なるよう制御することが望ましい。
該窒化シリコン膜26は、酸化工程46において酸化さ
れ、第２の絶縁層28となる酸化シリコン層が形成され
る。酸化温度は900℃とし、少くとも1nm以上の二酸化シ
リコン層を形成した。この際、下部電極20にまで局所的
にも酸化反応が進むことを防ぐために、3nm乃至それ以
上の窒化シリコン層が残存するように酸化量を制限する
必要がある。該窒化シリコン膜の形成工程及び酸化工程
は、該自然酸化膜、該残存窒化シリコン層及び該酸化シ
リコン層によって規定される実効的な膜厚が12nmよりも
薄くなるように制御する必要がある。但しここで言う実
効膜厚とは、測定した容量置をSiO2の誘電率Esioで膜厚
に換算した値である。
れ、第２の絶縁層28となる酸化シリコン層が形成され
る。酸化温度は900℃とし、少くとも1nm以上の二酸化シ
リコン層を形成した。この際、下部電極20にまで局所的
にも酸化反応が進むことを防ぐために、3nm乃至それ以
上の窒化シリコン層が残存するように酸化量を制限する
必要がある。該窒化シリコン膜の形成工程及び酸化工程
は、該自然酸化膜、該残存窒化シリコン層及び該酸化シ
リコン層によって規定される実効的な膜厚が12nmよりも
薄くなるように制御する必要がある。但しここで言う実
効膜厚とは、測定した容量置をSiO2の誘電率Esioで膜厚
に換算した値である。
本実施例においては、窒化シリコン層の形成膜厚を8n
m、酸化工程で形成された二酸化シリコンの膜厚を5nmと
した。この際、窒化シリコンは酸化により1.6倍の厚さ
の二酸化シリコンとなる。したがって5nmの二酸化シリ
コンを形成するために酸化される窒化シリコン膜の厚さ
は約3.1nmであった。
m、酸化工程で形成された二酸化シリコンの膜厚を5nmと
した。この際、窒化シリコンは酸化により1.6倍の厚さ
の二酸化シリコンとなる。したがって5nmの二酸化シリ
コンを形成するために酸化される窒化シリコン膜の厚さ
は約3.1nmであった。
次いで、二酸化シリコン層28を形成した後、上部多結
晶シリコン電極30を形成した。多結晶シリコン層は化学
気相成長（CVD）工程48により形成され、ホトエッチン
グ工程50によって所定の形状に加工した。このようにし
て作製したキャパシタの容量は3.98fF/μm2（3.98×10
-3F/m2）であった。この時の自然酸化膜24の厚さは約1n
mであった。
晶シリコン電極30を形成した。多結晶シリコン層は化学
気相成長（CVD）工程48により形成され、ホトエッチン
グ工程50によって所定の形状に加工した。このようにし
て作製したキャパシタの容量は3.98fF/μm2（3.98×10
-3F/m2）であった。この時の自然酸化膜24の厚さは約1n
mであった。
第４図は、本実施例において作製したキャパシタのリ
ーク電流密度と電極間の印加電界の関係を示したもので
ある。曲線50は上部電極に正の電圧を印加した場合の当
該関係を示すものである。この際、ダイナミックランダ
ムアクセスメモリのリフレッシュサイクル時間を保持す
るためには、リーク電流は10-8A/cm2以下でなくてはな
らず、同リーク電流値で規定したキャパシタの耐圧は6.
5MV/cm（5.5V）であった。一方、曲線52で示すように、
上部電極に負電圧を印加した場合には、上記耐圧は6.5M
V/cm（5.8V）であった。
ーク電流密度と電極間の印加電界の関係を示したもので
ある。曲線50は上部電極に正の電圧を印加した場合の当
該関係を示すものである。この際、ダイナミックランダ
ムアクセスメモリのリフレッシュサイクル時間を保持す
るためには、リーク電流は10-8A/cm2以下でなくてはな
らず、同リーク電流値で規定したキャパシタの耐圧は6.
5MV/cm（5.5V）であった。一方、曲線52で示すように、
上部電極に負電圧を印加した場合には、上記耐圧は6.5M
V/cm（5.8V）であった。
また初期的欠陥の密度は0.05個/cm2以下であった。こ
の値は４メガビットのダイナミックランダムアクセスメ
モリ（DRAM）の歩留にして約99％に相当し、十分実用に
共し得るものである。
の値は４メガビットのダイナミックランダムアクセスメ
モリ（DRAM）の歩留にして約99％に相当し、十分実用に
共し得るものである。
第５図は、多結晶シリコン上に形成した各種絶縁膜の
経時的絶縁破壊（いわゆるTime Dependent Dielectric
Breakdown＝TDDB））特性を示す、累積不良率と電圧印
加時間との関係である。曲線60は多結晶シリコンの熱酸
化膜（厚さ10nm）の場合を示すもので、膜中に局所的に
散在する膜質が劣る箇所（いわゆる潜在欠陥）のためTD
DB寿命が極めて短い。曲線62は8nmの窒化シリコン膜に
対する同様なTDDB特性である。窒化シリコン膜は上記熱
酸化膜に比べ潜在欠陥が少く、寿命分布の中心は長寿命
となっている。しかしながら、寿命分布の巾は５〜６桁
もあり、たとえば４メガビット・ダイナミック・ランダ
ムアクセスメモリに適用した場合には、メモリチップの
寿命の確保が困難である。
経時的絶縁破壊（いわゆるTime Dependent Dielectric
Breakdown＝TDDB））特性を示す、累積不良率と電圧印
加時間との関係である。曲線60は多結晶シリコンの熱酸
化膜（厚さ10nm）の場合を示すもので、膜中に局所的に
散在する膜質が劣る箇所（いわゆる潜在欠陥）のためTD
DB寿命が極めて短い。曲線62は8nmの窒化シリコン膜に
対する同様なTDDB特性である。窒化シリコン膜は上記熱
酸化膜に比べ潜在欠陥が少く、寿命分布の中心は長寿命
となっている。しかしながら、寿命分布の巾は５〜６桁
もあり、たとえば４メガビット・ダイナミック・ランダ
ムアクセスメモリに適用した場合には、メモリチップの
寿命の確保が困難である。
曲線64は窒化シリコン表面を1nm酸化した２層絶縁膜
に対するTDDB特性である。
に対するTDDB特性である。
900℃の水蒸気雰囲気による窒化シリコンの酸化は、
窒化シリコン膜中の潜在欠陥を減少させTDDB寿命分布の
巾をほぼ１桁とすることができた。曲線66は同２層絶縁
膜に対し逆極性の電圧を印加した場合のTDDB特性を示
す。この場合にはTDDB寿命はさらに長くなる。すなわち
曲線66の場合は14MV/cmの正の電圧をしており、これに
対し、60,62,64の場合には一12MV/cmの負の電圧が印加
されているからである。窒化シリコン表面を1nmよりも
さらに酸化した場合の二層絶縁膜についても同様な結果
が得られる。
窒化シリコン膜中の潜在欠陥を減少させTDDB寿命分布の
巾をほぼ１桁とすることができた。曲線66は同２層絶縁
膜に対し逆極性の電圧を印加した場合のTDDB特性を示
す。この場合にはTDDB寿命はさらに長くなる。すなわち
曲線66の場合は14MV/cmの正の電圧をしており、これに
対し、60,62,64の場合には一12MV/cmの負の電圧が印加
されているからである。窒化シリコン表面を1nmよりも
さらに酸化した場合の二層絶縁膜についても同様な結果
が得られる。
第６図はTDDB寿命の実効電界強度依存性を示すもので
ある。曲線70は9nmの窒化シリコン膜の、欠陥を含まな
い場合すなわち真性絶縁破壊特性を示すものである。曲
線72は8nmの窒化シリコン膜を1nm酸化した二層絶縁膜の
真性絶縁破壊特性である。曲線74は9nmの窒化シリコン
膜の絶縁破壊特性において、0.1％の累積不良率に達す
るまでの時間の実効電界依存性である。曲線76は該二層
絶縁膜の同様な0.1％累積不良率に達するまでの時間の
実効電界依存性である。9nmの窒化シリコン膜において
は4.2MV/cm（2.5V）の実効電界強度において、0.1％の
累積不良率は10年の寿命を確保できない。これに対し
て、該二層絶縁膜は4.2MV/cm（3.0V）においても約1000
年の寿命確保が可能である。
ある。曲線70は9nmの窒化シリコン膜の、欠陥を含まな
い場合すなわち真性絶縁破壊特性を示すものである。曲
線72は8nmの窒化シリコン膜を1nm酸化した二層絶縁膜の
真性絶縁破壊特性である。曲線74は9nmの窒化シリコン
膜の絶縁破壊特性において、0.1％の累積不良率に達す
るまでの時間の実効電界依存性である。曲線76は該二層
絶縁膜の同様な0.1％累積不良率に達するまでの時間の
実効電界依存性である。9nmの窒化シリコン膜において
は4.2MV/cm（2.5V）の実効電界強度において、0.1％の
累積不良率は10年の寿命を確保できない。これに対し
て、該二層絶縁膜は4.2MV/cm（3.0V）においても約1000
年の寿命確保が可能である。
第７図は本実施例におけるダイナミック・ランダムア
クセス・メモリセルのいわゆるソフトエラー率の容量部
該二層絶縁膜の実効膜厚、すなわち容量に対する依存性
である。ここで窒化シリコン層上の酸化シリコン層の厚
さは2nmから8nmの間について測定を行った。不良率は実
効膜厚12nm以上で急激に増大する。このため、該二層絶
縁膜の実効膜厚は12nm以下とする必要がある。
クセス・メモリセルのいわゆるソフトエラー率の容量部
該二層絶縁膜の実効膜厚、すなわち容量に対する依存性
である。ここで窒化シリコン層上の酸化シリコン層の厚
さは2nmから8nmの間について測定を行った。不良率は実
効膜厚12nm以上で急激に増大する。このため、該二層絶
縁膜の実効膜厚は12nm以下とする必要がある。
第８図は、本実施例におけるダイナミック・ランダム
アクセス・メモリセルのキャパシタ容量の、窒化シリコ
ンの堆積膜厚及び酸化シリコンの膜厚に対する依存性で
ある。曲線90は酸化シリコンの膜厚2nmの場合の上記依
存性である。この時、窒化シリコンの堆積膜厚4.2nm以
下、すなわち酸化後の窒化シリコン膜厚が3nm以下とな
る領域において容量は急激に低下する。同様に曲線92で
示す、酸化シリコン膜厚5nmの場合にも、窒化シリコン
残膜厚が3nm以下となる領域、すなわち窒化シリコンの
堆積膜厚、約6.1nm以下の領域において容量の急激な低
下があった。また同じく曲線94で示す酸化シリコン膜厚
8nmの場合にも窒化シリコン残膜厚が3nm以下となる領域
で容量の急激な低下が認められた。以上のごとく、窒化
シリコンの堆積膜厚及び該窒化シリコンの酸化量は、酸
化後に残存する窒化シリコン膜厚が少くとも3nm以上と
なるように設定する必要がある。
アクセス・メモリセルのキャパシタ容量の、窒化シリコ
ンの堆積膜厚及び酸化シリコンの膜厚に対する依存性で
ある。曲線90は酸化シリコンの膜厚2nmの場合の上記依
存性である。この時、窒化シリコンの堆積膜厚4.2nm以
下、すなわち酸化後の窒化シリコン膜厚が3nm以下とな
る領域において容量は急激に低下する。同様に曲線92で
示す、酸化シリコン膜厚5nmの場合にも、窒化シリコン
残膜厚が3nm以下となる領域、すなわち窒化シリコンの
堆積膜厚、約6.1nm以下の領域において容量の急激な低
下があった。また同じく曲線94で示す酸化シリコン膜厚
8nmの場合にも窒化シリコン残膜厚が3nm以下となる領域
で容量の急激な低下が認められた。以上のごとく、窒化
シリコンの堆積膜厚及び該窒化シリコンの酸化量は、酸
化後に残存する窒化シリコン膜厚が少くとも3nm以上と
なるように設定する必要がある。
第９図は、本発明による明らかにされた、窒化シリコ
ンの堆積膜厚と酸化シリコンの形成膜厚の使用可能な組
合せの領域を示す図である。線分100は酸化シリコン層
の最小の厚さ1nmを示す。第５図に示したように、酸化
シリコン層の膜厚を1nm以上とすることにより、信頼性
と寿命を飛躍的に向上させることができる。線分102は
第７図によって規定される実効膜厚12nmを表わす。線分
104は窒化シリコンの膜厚とそれを酸化して形成される
二酸化シリコンの膜厚の関係 tsio＝tsiN×1.6 を表す。線分106は、第８図で示したように残存窒化シ
リコンの膜厚が3nmとなる、窒化シリコンの堆積膜厚と
酸化膜厚の関係を示す。以上の100,102,106の線分で囲
まれる領域108において、本発明による二層絶縁膜は使
用することが可能である。
ンの堆積膜厚と酸化シリコンの形成膜厚の使用可能な組
合せの領域を示す図である。線分100は酸化シリコン層
の最小の厚さ1nmを示す。第５図に示したように、酸化
シリコン層の膜厚を1nm以上とすることにより、信頼性
と寿命を飛躍的に向上させることができる。線分102は
第７図によって規定される実効膜厚12nmを表わす。線分
104は窒化シリコンの膜厚とそれを酸化して形成される
二酸化シリコンの膜厚の関係 tsio＝tsiN×1.6 を表す。線分106は、第８図で示したように残存窒化シ
リコンの膜厚が3nmとなる、窒化シリコンの堆積膜厚と
酸化膜厚の関係を示す。以上の100,102,106の線分で囲
まれる領域108において、本発明による二層絶縁膜は使
用することが可能である。
以上述べてきた二層絶縁膜の形成において、下部電極
となる多結晶シリコンは、一般的にリンもしくはヒ素を
高濃度に拡散しており、そのため窒化シリコンを形成す
る前に、高温の化学気相成長装置の炉内へシリコン基板
を挿入する際に、多結晶シリコン表面には酸化膜が生成
してしまうことが避けられない。該二層絶縁膜の形成に
際してはこの自然酸化膜の厚さを極力減らすことが望ま
しい。第10図は窒化シリコン膜のTDDB特性に対する該自
然酸化膜の影響を示すものである。曲線110は、3nmの自
然酸化膜を伴う8nmの窒化シリコン膜のTDDB累積不良率
の時間推移である。曲線112は自然酸化膜厚が2nmの時の
窒化シリコン膜の同様な特性であり、曲線114は自然酸
化膜厚が1nmの場合の同様な特性である。同図から明ら
かなように、自然酸化膜厚を1nmとすることにより、信
頼性は著しく改善される。
となる多結晶シリコンは、一般的にリンもしくはヒ素を
高濃度に拡散しており、そのため窒化シリコンを形成す
る前に、高温の化学気相成長装置の炉内へシリコン基板
を挿入する際に、多結晶シリコン表面には酸化膜が生成
してしまうことが避けられない。該二層絶縁膜の形成に
際してはこの自然酸化膜の厚さを極力減らすことが望ま
しい。第10図は窒化シリコン膜のTDDB特性に対する該自
然酸化膜の影響を示すものである。曲線110は、3nmの自
然酸化膜を伴う8nmの窒化シリコン膜のTDDB累積不良率
の時間推移である。曲線112は自然酸化膜厚が2nmの時の
窒化シリコン膜の同様な特性であり、曲線114は自然酸
化膜厚が1nmの場合の同様な特性である。同図から明ら
かなように、自然酸化膜厚を1nmとすることにより、信
頼性は著しく改善される。
多結晶シリコン上の自然酸化膜の厚さを測定すること
は極めて難しい。そこで、同自然酸化膜厚を、容量から
算出した実効膜厚teff、窒化シリコンの形成膜厚▲ｔｄ
siN▼、窒化シリコンの酸化膜厚tsio2とから算出した。
多層絶縁膜の容量Ｃは窒化シリコン層の容量CsiNと酸化
シリコン層の容量Csio2の直列結合容量であり、 と表わせる。容量Ｃと誘電率εと膜厚ｔの間にはＣ＝ε
/tの関係があり、窒化シリコン膜厚の酸化による膜の減
少量ΔtsiN＝tsio2/116を考慮すると式（１）は 但し、Esio2は二酸化シリコンの比誘電率3.82 EsiNは窒化シリコンの比誘電率7.5である。
は極めて難しい。そこで、同自然酸化膜厚を、容量から
算出した実効膜厚teff、窒化シリコンの形成膜厚▲ｔｄ
siN▼、窒化シリコンの酸化膜厚tsio2とから算出した。
多層絶縁膜の容量Ｃは窒化シリコン層の容量CsiNと酸化
シリコン層の容量Csio2の直列結合容量であり、 と表わせる。容量Ｃと誘電率εと膜厚ｔの間にはＣ＝ε
/tの関係があり、窒化シリコン膜厚の酸化による膜の減
少量ΔtsiN＝tsio2/116を考慮すると式（１）は 但し、Esio2は二酸化シリコンの比誘電率3.82 EsiNは窒化シリコンの比誘電率7.5である。
そこで、キャパシタの容量の実測値から求めた実効膜
厚teffと式２で規定される膜厚ｔとの差が自然酸化膜厚
t0となる。すなわち、 t0＝teff−ｆ （３） そこで、本実施例における２層膜キャパシタの外挿寿
命２×1013秒の場合、一般的な電気部品の寿命10年（３
×108秒）を余裕を持って満すためにはTDDB寿命の分布
の巾を少くとも３桁程度にする必要がある。したがっ
て、第10図で論じた理由により、自然酸化膜厚は2mm以
下、望むらくは1nm以下となるよう、teff,▲ｔｄ siN▼,
tsio2の値を選択することが望ましい。
厚teffと式２で規定される膜厚ｔとの差が自然酸化膜厚
t0となる。すなわち、 t0＝teff−ｆ （３） そこで、本実施例における２層膜キャパシタの外挿寿
命２×1013秒の場合、一般的な電気部品の寿命10年（３
×108秒）を余裕を持って満すためにはTDDB寿命の分布
の巾を少くとも３桁程度にする必要がある。したがっ
て、第10図で論じた理由により、自然酸化膜厚は2mm以
下、望むらくは1nm以下となるよう、teff,▲ｔｄ siN▼,
tsio2の値を選択することが望ましい。
実施例２ 本発明の他の実施例により、図面を用いて説明する。
第11図は本発明による多結晶シリコン上の多層絶縁膜
を用いた容量部を有する、他のダイナミックランダムア
クセスメモリセルの断面概略図である。同図に示すよう
に、本実施例においては、MOSトランジスタＡとＳに接
続する積層型容量Ｂからなるメモリセル、及びMOSトラ
ンジスタＡ′とＡ′に接続する積層型容量Ｂ′からなる
メモリセルが、共通のビット線９に接続されている。同
実施例のダイナミックランダムアクセスメモリの詳細な
構造を、第12図に示す製造工程に従って説明する。まず
工程101に示すように、Ｐ型シリコン基板上に従来のLOC
OS形成プロセスにより素子分離絶縁膜３を形成した。次
いでゲート絶縁膜15を形成して後工程102で低圧CVD法に
より厚さ300nmの多結晶シリコン層を形成し、ホトエッ
チング工程によってMOSトランジスタＡ及びＡ′のゲー
ト電極となるワード線４を形成した。続いて、工程103
において低圧CVD法とドライエッチングを用いて、ワー
ド線を覆うように層間絶縁膜12を形成した。工程104
で、イオン注入法を用いて、MOSトランジスタのソース
及びドレインとなる不純物拡散層２を形成した。工程10
5で、低圧CVD法で多結晶シリコン層を形成し、ホトエッ
チング工程によってパッド層５を形成した。工程106
で、パッド層５上に低圧CVD法で層間絶縁膜11を形成
し、ホトエッチング工程107でパッド層５につながる接
続孔13を開孔した。工程108で、低圧CVD法とホトエッチ
ングを用いて、積層型容量B,B′の下部電極である多結
晶シリコン層６を形成した。工程109で、多結晶シリコ
ン層６の上に低圧CVD法により窒化シリコン膜を形成
し、該窒化シリコン膜の表面を熱酸化して、本発明によ
る二層絶縁膜８を形成した。次に、工程110で低圧CVD法
とホトエッチング工程により、ダイナミックランダムア
クセスメモリの容量B,B′のプレート電極７を形成し
た。工程111でプレート電極７を覆うように層間絶縁膜1
0を形成し、ホトエッチング工程によって、ビット線を
接続するための接続孔14を開孔した。最後に、Alからな
るビット線９をスパッタ蒸着法とホトエッチング法で形
成し、ダイナミックランダムアクセスメモリを形成し
た。本実施例によれば、パッド５及び層間絶縁膜11のエ
ッチング端による段差の凹凸の分だけ、キャパシタの実
質的な面積を増すことができ、メモリセル面積の縮少に
対しさらに有利となる。また、プレート電極７のドライ
エッチング加工に際しては、基板Si1が露出することが
なく、基板が損層を受けることがないという、利点があ
る。
を用いた容量部を有する、他のダイナミックランダムア
クセスメモリセルの断面概略図である。同図に示すよう
に、本実施例においては、MOSトランジスタＡとＳに接
続する積層型容量Ｂからなるメモリセル、及びMOSトラ
ンジスタＡ′とＡ′に接続する積層型容量Ｂ′からなる
メモリセルが、共通のビット線９に接続されている。同
実施例のダイナミックランダムアクセスメモリの詳細な
構造を、第12図に示す製造工程に従って説明する。まず
工程101に示すように、Ｐ型シリコン基板上に従来のLOC
OS形成プロセスにより素子分離絶縁膜３を形成した。次
いでゲート絶縁膜15を形成して後工程102で低圧CVD法に
より厚さ300nmの多結晶シリコン層を形成し、ホトエッ
チング工程によってMOSトランジスタＡ及びＡ′のゲー
ト電極となるワード線４を形成した。続いて、工程103
において低圧CVD法とドライエッチングを用いて、ワー
ド線を覆うように層間絶縁膜12を形成した。工程104
で、イオン注入法を用いて、MOSトランジスタのソース
及びドレインとなる不純物拡散層２を形成した。工程10
5で、低圧CVD法で多結晶シリコン層を形成し、ホトエッ
チング工程によってパッド層５を形成した。工程106
で、パッド層５上に低圧CVD法で層間絶縁膜11を形成
し、ホトエッチング工程107でパッド層５につながる接
続孔13を開孔した。工程108で、低圧CVD法とホトエッチ
ングを用いて、積層型容量B,B′の下部電極である多結
晶シリコン層６を形成した。工程109で、多結晶シリコ
ン層６の上に低圧CVD法により窒化シリコン膜を形成
し、該窒化シリコン膜の表面を熱酸化して、本発明によ
る二層絶縁膜８を形成した。次に、工程110で低圧CVD法
とホトエッチング工程により、ダイナミックランダムア
クセスメモリの容量B,B′のプレート電極７を形成し
た。工程111でプレート電極７を覆うように層間絶縁膜1
0を形成し、ホトエッチング工程によって、ビット線を
接続するための接続孔14を開孔した。最後に、Alからな
るビット線９をスパッタ蒸着法とホトエッチング法で形
成し、ダイナミックランダムアクセスメモリを形成し
た。本実施例によれば、パッド５及び層間絶縁膜11のエ
ッチング端による段差の凹凸の分だけ、キャパシタの実
質的な面積を増すことができ、メモリセル面積の縮少に
対しさらに有利となる。また、プレート電極７のドライ
エッチング加工に際しては、基板Si1が露出することが
なく、基板が損層を受けることがないという、利点があ
る。
［発明の効果］ 本発明によれば、表面に結晶方位が異る多くの結晶面
が露出し、結晶粒界や転位などの欠陥を多数含む多結晶
シリコン表面においても、二酸化シリコンに換算した膜
厚が10nm以下であるような、欠陥密度0.1個/cm2以下、
耐圧6MV/cm以上、経時的絶縁破壊寿命1010秒以上の薄い
絶縁膜の形成が可能となる。
が露出し、結晶粒界や転位などの欠陥を多数含む多結晶
シリコン表面においても、二酸化シリコンに換算した膜
厚が10nm以下であるような、欠陥密度0.1個/cm2以下、
耐圧6MV/cm以上、経時的絶縁破壊寿命1010秒以上の薄い
絶縁膜の形成が可能となる。
第１図は、本発明の一実施例の２層絶縁膜を用いて形成
したダイナミック・ランダムアクセスメモリセルの断面
概略図である。第２図は本発明による多層絶縁膜を用い
たキャパシタ部の断面概略図である。第３図は該キャパ
シタを形成する工程の流れを示す概略図である。第４図
は上記２層膜を用いて形成したキャパシタの電流−電圧
特性の例である。第５図は多結晶シリコン膜上の熱酸化
膜、窒化シリコン膜及び２層絶縁膜のTDDB特性を示す図
である。第６図は窒化シリコン膜及び二層絶縁膜のTDDB
寿命の実効電界強度依存性を示す図である。第７図はダ
イナミックランダムアクセスメモリのソフトエラー率の
実効膜厚依存性を示す図である。第８図はダイナミック
ランダムアクセスメモリセルのキャパシタ容量の窒化シ
リコン形成膜厚及び酸化膜厚依存性を示す図である。第
９図は窒化シリコンの形成膜厚と酸化シリコンの形成膜
厚の使用可能な組合せの領域を示す図である。第10図は
窒化シリコン膜のTDDB特性に対する自然酸化膜の影響を
示す図である。第11図は本発明の第２の実施例を示す断
面図、第12図は、本発明の第２の実施例の製造工程を説
明する図である。 10……シリコン基板、12……MOSトランジスタのソース
及びドレインを形成する拡散層、14……MOSトランジス
タのゲート電極、16……ゲート電極とキャパシタを形成
する電極を絶縁分離するための絶縁層、18厚い二酸化シ
リコン膜、20……下部多結晶シリコン電極、22……本発
明による二層絶縁膜、30……上部多結晶シリコン電極、
32……上部多結晶シリコン電極30とアルミニウム配線を
絶縁分離するための絶縁層、34……アルミニウム配線。
したダイナミック・ランダムアクセスメモリセルの断面
概略図である。第２図は本発明による多層絶縁膜を用い
たキャパシタ部の断面概略図である。第３図は該キャパ
シタを形成する工程の流れを示す概略図である。第４図
は上記２層膜を用いて形成したキャパシタの電流−電圧
特性の例である。第５図は多結晶シリコン膜上の熱酸化
膜、窒化シリコン膜及び２層絶縁膜のTDDB特性を示す図
である。第６図は窒化シリコン膜及び二層絶縁膜のTDDB
寿命の実効電界強度依存性を示す図である。第７図はダ
イナミックランダムアクセスメモリのソフトエラー率の
実効膜厚依存性を示す図である。第８図はダイナミック
ランダムアクセスメモリセルのキャパシタ容量の窒化シ
リコン形成膜厚及び酸化膜厚依存性を示す図である。第
９図は窒化シリコンの形成膜厚と酸化シリコンの形成膜
厚の使用可能な組合せの領域を示す図である。第10図は
窒化シリコン膜のTDDB特性に対する自然酸化膜の影響を
示す図である。第11図は本発明の第２の実施例を示す断
面図、第12図は、本発明の第２の実施例の製造工程を説
明する図である。 10……シリコン基板、12……MOSトランジスタのソース
及びドレインを形成する拡散層、14……MOSトランジス
タのゲート電極、16……ゲート電極とキャパシタを形成
する電極を絶縁分離するための絶縁層、18厚い二酸化シ
リコン膜、20……下部多結晶シリコン電極、22……本発
明による二層絶縁膜、30……上部多結晶シリコン電極、
32……上部多結晶シリコン電極30とアルミニウム配線を
絶縁分離するための絶縁層、34……アルミニウム配線。
フロントページの続き (72)発明者 只木 芳隆 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内 (72)発明者 兼子 宏子 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内 (72)発明者 峰 利之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 矢木 邦博 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−65561（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基体内に第１と第２の不純物領域を
有し、前記領域間の基体主面上にゲート電極としての第
１の電極が絶縁膜を介して設けられたMOSトランジスタ
を形成する工程と、 前記第１の不純物領域と電気的に接続された多結晶シリ
コン膜を、他の絶縁膜を介して前記第１の電極上に延び
るように形成する工程と、 前記多結晶シリコン膜の表面が酸化されて形成された第
１の酸化膜を介して前記多結晶シリコン膜上に、窒化シ
リコン膜を堆積する工程と、 前記窒化シリコン膜を酸化して、第２の酸化シリコン膜
を形成する工程と、 前記第２の酸化シリコン膜上にプレート電極を設け、前
記多結晶シリコン膜、前記第１の酸化膜、前記窒化シリ
コン膜、前記第２の酸化膜および前記プレート電極から
成るキャパシタを形成する工程と、 から成るダイナミックランダムアクセスメモリセルを有
する半導体装置の製造方法であって、 上記第１の酸化膜の膜厚をt0、上記第２の酸化シリコン
膜の膜厚をtsio、酸化シリコンの比誘電率をEsio、窒化
シリコンの比誘電率をESiNとした時、上記窒化シリコン
膜の堆積厚さが、 より厚く、 よりも薄く、そして前記第１の酸化膜の厚さt0は、2nm
よりも薄く形成することを特徴とするダイナミックラン
ダムアクセスメモリセルを有する半導体装置の製造方
法。 - 【請求項２】上記第２の酸化シリコン膜の厚さtsioは、
少なくとも1nm以上であることを特徴とする特許請求の
範囲第１項記載のダイナミックランダムアクセスメモリ
セルを有する半導体装置の製造方法。 - 【請求項３】半導体基体上に互いに離間して形成された
第１と第２の不純物領域と、 前記第１と第２の不純物領域の間の前記領域間の基体主
面上に絶縁膜を介して設けられたゲート電極としての第
１の電極と、 前記第１の不純物領域と電気的に接続され、他の絶縁膜
を介して前記第１の電極上に延びたキャパシタ用の一方
の電極としての多結晶シリコン膜と、 前記多結晶シリコン膜の表面が酸化されて形成された第
１の酸化膜を介して該多結晶シリコン膜上に形成され、
3nm以上で18nm以下の厚さを有する窒化シリコン膜およ
び1nm以上で、8.5nm以下の厚さを有する第２の酸化シリ
コン膜と、 前記第２の酸化シリコン膜表面上に形成されたキャパシ
タ用の他方の電極とを有し、 前記第１の酸化膜の厚さは、2nm以下であることを特徴
とするダイナミックランダムアクセスメモリセルを有す
る半導体装置。
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