JPH0224896A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0224896A JPH0224896A JP63174418A JP17441888A JPH0224896A JP H0224896 A JPH0224896 A JP H0224896A JP 63174418 A JP63174418 A JP 63174418A JP 17441888 A JP17441888 A JP 17441888A JP H0224896 A JPH0224896 A JP H0224896A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は半導体メモリに係り、特に二重ワード線構造を
有する半導体メモリのセクションワード線セレクト回路
に関する。
有する半導体メモリのセクションワード線セレクト回路
に関する。
(従来の技術)
二重ワード線構造を有する半導体メモリは、一般に、第
4図に示すように、メモリセルMCがマトリクス状に配
置されたメモリセルアレイMCAを複数のセクションS
E Ca −S E Cnに区分し、各セクション毎
にセクションデコー ダ線SDLを設け、各セクション
内のメモリセル群の各行毎にセクションワード線S W
L a −S W L mを接続するとともに各列毎
にビット線BLを接続し、各セクションを横断するよう
に設けられている複数のメインワード線M W L a
〜M W L mを行デコーダRDにより選択し、列デ
コーダCDにより上記セクションデコーダ線SDLおよ
びビット線BLを選択制御している。
4図に示すように、メモリセルMCがマトリクス状に配
置されたメモリセルアレイMCAを複数のセクションS
E Ca −S E Cnに区分し、各セクション毎
にセクションデコー ダ線SDLを設け、各セクション
内のメモリセル群の各行毎にセクションワード線S W
L a −S W L mを接続するとともに各列毎
にビット線BLを接続し、各セクションを横断するよう
に設けられている複数のメインワード線M W L a
〜M W L mを行デコーダRDにより選択し、列デ
コーダCDにより上記セクションデコーダ線SDLおよ
びビット線BLを選択制御している。
この場合、各セクション内には、セクションデコーダ線
SDLとメインワード線M W L a〜M W L
mとの組合わせによってセクションワード線S W L
a ” S W L mを選択するためのセクション
ワード線セレクト回路SELが、1本のセクションデコ
ーダ線と各メインワード線とが接近する位置毎に1個づ
つ設けられている。
SDLとメインワード線M W L a〜M W L
mとの組合わせによってセクションワード線S W L
a ” S W L mを選択するためのセクション
ワード線セレクト回路SELが、1本のセクションデコ
ーダ線と各メインワード線とが接近する位置毎に1個づ
つ設けられている。
そして、特定のメモリセルを選択するために、特定のメ
インワード線と特定のセクションデコーダ線との組合わ
せによって特定のセクションワード線セレクト回路を選
択し、このセレクト回路に接続されている特定のセクシ
ョンワード線を活性化すると共に前記列デコーダにより
前記ビット線を選択している。
インワード線と特定のセクションデコーダ線との組合わ
せによって特定のセクションワード線セレクト回路を選
択し、このセレクト回路に接続されている特定のセクシ
ョンワード線を活性化すると共に前記列デコーダにより
前記ビット線を選択している。
このような構成によって、1つのビット線につながるメ
モリセルの数を少なくシ、ビット線の負荷を小さくする
ことによって、メモリの動作の高速化および省力化を図
っている。
モリセルの数を少なくシ、ビット線の負荷を小さくする
ことによって、メモリの動作の高速化および省力化を図
っている。
従来、上記セクタ・ヨンワード線セレクト回路SELは
、対応するメインワード線が例えば“0ルベルによって
選択され、対応するセクションデコーダ線が例えば“O
aレベルになることで活性化されるものであり、例えば
第5図に示すように、CMO8構成のNORゲート50
が用いられている。そして、このNORゲート50の入
力端は対応するメインワード線に接続されており、出力
端は対応するセクションワード線に接続されている。
、対応するメインワード線が例えば“0ルベルによって
選択され、対応するセクションデコーダ線が例えば“O
aレベルになることで活性化されるものであり、例えば
第5図に示すように、CMO8構成のNORゲート50
が用いられている。そして、このNORゲート50の入
力端は対応するメインワード線に接続されており、出力
端は対応するセクションワード線に接続されている。
しかし、このようにセクション内で、1本のセクション
デコーダ線SDLに対して、各メインワード線毎に設け
られているNORゲート50それぞれのP型MOSl−
ランジスタTpとN型MOSトランジスタTnとのゲー
トが接続されているので、上記セクションデコーダ線S
DLには大きなゲート容量性の負荷がついてしまう。ま
た、上記CMOSゲートの2個のP型MOSトランジス
タは直列に接続されているので、それぞれのチャネル幅
を広くしなければならず、このことはセクションデコー
ダ線にとってもメインワード線にとってもゲート容量性
の負荷が大きくなる原因となる。
デコーダ線SDLに対して、各メインワード線毎に設け
られているNORゲート50それぞれのP型MOSl−
ランジスタTpとN型MOSトランジスタTnとのゲー
トが接続されているので、上記セクションデコーダ線S
DLには大きなゲート容量性の負荷がついてしまう。ま
た、上記CMOSゲートの2個のP型MOSトランジス
タは直列に接続されているので、それぞれのチャネル幅
を広くしなければならず、このことはセクションデコー
ダ線にとってもメインワード線にとってもゲート容量性
の負荷が大きくなる原因となる。
例えば従来の典型的な例として、P型MOSトランジス
タのチャネル長が1,4μmSN型MOSトランジスタ
のチャネル長が1.2μmとすれば、設計上、NORゲ
ートのP型MOSトランジスタのチャネル幅及びN型M
O3)ランジスタのチャネル幅はそれぞれ13μm、
8μmとなり、セクションデコーダ線に対して1個のN
ORゲート当たり約39fFのゲート容量性の負荷がつ
いてしまう。この場合、256にビット分の正方形型マ
トリクスのメモリセル群であれば、メインワード線は5
12本であり、1本のセクションデコーダ線には合計的
22pFのゲート容量性の負荷がついてしまう。
タのチャネル長が1,4μmSN型MOSトランジスタ
のチャネル長が1.2μmとすれば、設計上、NORゲ
ートのP型MOSトランジスタのチャネル幅及びN型M
O3)ランジスタのチャネル幅はそれぞれ13μm、
8μmとなり、セクションデコーダ線に対して1個のN
ORゲート当たり約39fFのゲート容量性の負荷がつ
いてしまう。この場合、256にビット分の正方形型マ
トリクスのメモリセル群であれば、メインワード線は5
12本であり、1本のセクションデコーダ線には合計的
22pFのゲート容量性の負荷がついてしまう。
さらに、上記したような大きなゲート容量性の負荷があ
るため、セクションデコーダ線には8μmもの太いメタ
ル配線を用いなければならず、このメタル配線自体の配
線容量も大きなものとなってしまう。従って、結局、1
本のセクションデコーダ線には約29pFものゲート容
量性の負荷がつき、これによりセレクト回路によるセク
ションワード線の活性化の高速動作が損なわれ、消費電
力も大きなものと、なってしまうという問題点があった
。
るため、セクションデコーダ線には8μmもの太いメタ
ル配線を用いなければならず、このメタル配線自体の配
線容量も大きなものとなってしまう。従って、結局、1
本のセクションデコーダ線には約29pFものゲート容
量性の負荷がつき、これによりセレクト回路によるセク
ションワード線の活性化の高速動作が損なわれ、消費電
力も大きなものと、なってしまうという問題点があった
。
また、各セクションワード線セレクト回路は、それぞれ
4個のMOSトランジスタが必要であり、セレクト回路
に必要な面積が大きなものとなってしまうという問題点
があった。
4個のMOSトランジスタが必要であり、セレクト回路
に必要な面積が大きなものとなってしまうという問題点
があった。
(発明が解決しようとする課題)
本発明は、上記したようにセクションワード線セレクト
回路としてCMOS構成のNORゲートが用いられてい
ることによって、セクションデコーダ線にとってもメイ
ンワード線にとってもゲート容量性の負荷が大きくなり
、セクションデコーダ線に太いメタル配線を用いなけれ
ばならず、そのメタル配線自体の配線容量も大きなもの
となってしまうので、セクションワード線の活性化の高
速動作が損なわれ、消費電力も大きなものとなってしま
うという問題点、また、セレクト回路に必要な面積が大
きなものとなってしまうという問題点を解決すべくなさ
れたもので、セレクト回路の高速動作、消費電力の低減
が可能であり、セレクト回路に必要な面積が小さくて済
む半導体メモリを提供することを目的とする。
回路としてCMOS構成のNORゲートが用いられてい
ることによって、セクションデコーダ線にとってもメイ
ンワード線にとってもゲート容量性の負荷が大きくなり
、セクションデコーダ線に太いメタル配線を用いなけれ
ばならず、そのメタル配線自体の配線容量も大きなもの
となってしまうので、セクションワード線の活性化の高
速動作が損なわれ、消費電力も大きなものとなってしま
うという問題点、また、セレクト回路に必要な面積が大
きなものとなってしまうという問題点を解決すべくなさ
れたもので、セレクト回路の高速動作、消費電力の低減
が可能であり、セレクト回路に必要な面積が小さくて済
む半導体メモリを提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
本発明の二重ワード線構造を有する半導体メモリは、行
デコーダにより選択されるメインワード線と列デコーダ
により選択されるセクションデコーダ線との組み合わせ
によってセクションワード線を活性化するためのセクシ
ョンワード線セレクト回路において、前記セクションワ
ード線が非活性であるときにメモリセルアレイの各セク
ションのうち、前記セクションワード線により活性化制
御されるセクショ゛ンにおける隣り合う2本のセクショ
ンワード線を1組とする各組でセクションワード線同士
を短絡して両セクションワード線を共に非活性の電圧レ
ベルに設定するためのゲートスイッチ、あるいは、前記
メインワード線が非活性であるときにメモリセルアレイ
における隣り合う2個のセクションを1組とする各組で
前記メインワード線により活性化制御されるセクション
ワード線同士を短絡して両セクションワード線を共に非
活性の電圧レベルに設定するためのゲートスイッチを具
備することを特徴とする。
デコーダにより選択されるメインワード線と列デコーダ
により選択されるセクションデコーダ線との組み合わせ
によってセクションワード線を活性化するためのセクシ
ョンワード線セレクト回路において、前記セクションワ
ード線が非活性であるときにメモリセルアレイの各セク
ションのうち、前記セクションワード線により活性化制
御されるセクショ゛ンにおける隣り合う2本のセクショ
ンワード線を1組とする各組でセクションワード線同士
を短絡して両セクションワード線を共に非活性の電圧レ
ベルに設定するためのゲートスイッチ、あるいは、前記
メインワード線が非活性であるときにメモリセルアレイ
における隣り合う2個のセクションを1組とする各組で
前記メインワード線により活性化制御されるセクション
ワード線同士を短絡して両セクションワード線を共に非
活性の電圧レベルに設定するためのゲートスイッチを具
備することを特徴とする。
(作用)
セレクト回路は、対応するメインワード線およびセクシ
ョンデコーダ線が共に選択状態にされたときのみ、選択
状態になって対応するセクションワード線を“1#レベ
ルに活性化する。メインワード線が非選択状態にされた
ときには、非選択状態となり、このときはセクションワ
ード線は“0“レベルになる。ここで、複数のメインワ
ード線は択一的に選択されるので、セクションデコーダ
線が選択状態にされたセクションにおいて、各セレクト
回路のうち対応するメインワード線が選択状態にされて
いる1個のみ選択され、残りのセレクト回路群は非選択
状態になって対応するセクションワード線群を“0°レ
ベルに落としている。
ョンデコーダ線が共に選択状態にされたときのみ、選択
状態になって対応するセクションワード線を“1#レベ
ルに活性化する。メインワード線が非選択状態にされた
ときには、非選択状態となり、このときはセクションワ
ード線は“0“レベルになる。ここで、複数のメインワ
ード線は択一的に選択されるので、セクションデコーダ
線が選択状態にされたセクションにおいて、各セレクト
回路のうち対応するメインワード線が選択状態にされて
いる1個のみ選択され、残りのセレクト回路群は非選択
状態になって対応するセクションワード線群を“0°レ
ベルに落としている。
これに対して、セクションデコーダ線が非選択状態にさ
れている他のセクションにおいては、対応するメインワ
ード線が非選択状態のセレクト回路群は非選択状態にな
って対応するセクションワード線群を“0“レベルに落
としているが、対応するメインワード線が選択状態のセ
レクト回路に接続されているセクションワード線は、こ
のときオンになっているセクションワード線短絡用ゲー
トのMOSトランジスタによって、隣のセクションワー
ド線(“0″レベルになっている)に短絡接続されるの
で、完全に“0”レベルに落ちるようになる。
れている他のセクションにおいては、対応するメインワ
ード線が非選択状態のセレクト回路群は非選択状態にな
って対応するセクションワード線群を“0“レベルに落
としているが、対応するメインワード線が選択状態のセ
レクト回路に接続されているセクションワード線は、こ
のときオンになっているセクションワード線短絡用ゲー
トのMOSトランジスタによって、隣のセクションワー
ド線(“0″レベルになっている)に短絡接続されるの
で、完全に“0”レベルに落ちるようになる。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図は、第4図を参照して前述したような二重ワード
線構造を有する半導体メモリの一部であっで、各セクシ
ョンにおける一部のメインワード線MWLa、MWLb
、セレクト回路5ELa。
線構造を有する半導体メモリの一部であっで、各セクシ
ョンにおける一部のメインワード線MWLa、MWLb
、セレクト回路5ELa。
5ELb、一対のセクションデコーダ線SDL。
SDLを示している。
上記各セレクト回路5ELa、5ELbは、それぞれ対
応するメイ・ンワード線に入力端が接続されているCM
OSインバータ■と、隣り合う2本のセクションワード
線を1組とする各組でセクションワード線相互間に接続
され、上記セクションデコーダ線が非活性であるときに
上記各組のセクションワード線同士を短絡して両セクシ
ョンワード線を共に非活性の電圧レベルに設定するセフ
シランワード線短絡用ゲートスイッチGSとからなる。
応するメイ・ンワード線に入力端が接続されているCM
OSインバータ■と、隣り合う2本のセクションワード
線を1組とする各組でセクションワード線相互間に接続
され、上記セクションデコーダ線が非活性であるときに
上記各組のセクションワード線同士を短絡して両セクシ
ョンワード線を共に非活性の電圧レベルに設定するセフ
シランワード線短絡用ゲートスイッチGSとからなる。
このゲートスイッチGSは、隣り合う2個のセレクト回
路5ELa%5ELbで共通に使用されている。上記C
MOSインバータ!は、1個のP型MOSトランジスタ
’rpと1個のN型MOSトランジスタTnとが直列に
接続され、それぞれのゲートが共通に接続されて入力端
となり、それぞれのドレインが共通に接続されて出力端
となり、この出力端に対応するセクションワード線が接
続されている。
路5ELa%5ELbで共通に使用されている。上記C
MOSインバータ!は、1個のP型MOSトランジスタ
’rpと1個のN型MOSトランジスタTnとが直列に
接続され、それぞれのゲートが共通に接続されて入力端
となり、それぞれのドレインが共通に接続されて出力端
となり、この出力端に対応するセクションワード線が接
続されている。
そして、隣り合う2個のセレクト回路5ELa。
5ELbを1組とする各組で、対応するセクションワー
ド線を活性化するときにオンになる方のトランジスタ(
P型MOS)ランジスタTp)の−端同士が接続されて
おり、この接続点がセクションデコーダ線SDLに接続
されている。また、上記ゲートスイッチGSは、例えば
1個のN型MOSトランジスタTnaからなり、そのゲ
ート電極がセクションデコーダ線SDLに接続されてい
る。
ド線を活性化するときにオンになる方のトランジスタ(
P型MOS)ランジスタTp)の−端同士が接続されて
おり、この接続点がセクションデコーダ線SDLに接続
されている。また、上記ゲートスイッチGSは、例えば
1個のN型MOSトランジスタTnaからなり、そのゲ
ート電極がセクションデコーダ線SDLに接続されてい
る。
次に、上記実施例の動作について説明する。メインワー
ド線MWLa、MWLbは“0°レベルのとき選択状態
、“1″レベルのとき非選択状態であり、セクションデ
コーダ線SDLは“1”レベルのとき選択状態、“0“
レベルのとき非選択状態である。セレクト回路5ELa
、、5ELbは、対応するメインワード線およびセクシ
ョンデコーダ線が共に選択状態にされたときのみ選択状
態になって、PI12MOSトランジスタTpによって
対応するセクションワード線を“1“レベルに活性化す
る。対応するメインワード線が非選択状態にされたとき
には、セクションワード線はN型MO5)ランジスタが
オンになるので完全に“0”レベルまで電位は落とされ
、非選択状態となる。
ド線MWLa、MWLbは“0°レベルのとき選択状態
、“1″レベルのとき非選択状態であり、セクションデ
コーダ線SDLは“1”レベルのとき選択状態、“0“
レベルのとき非選択状態である。セレクト回路5ELa
、、5ELbは、対応するメインワード線およびセクシ
ョンデコーダ線が共に選択状態にされたときのみ選択状
態になって、PI12MOSトランジスタTpによって
対応するセクションワード線を“1“レベルに活性化す
る。対応するメインワード線が非選択状態にされたとき
には、セクションワード線はN型MO5)ランジスタが
オンになるので完全に“0”レベルまで電位は落とされ
、非選択状態となる。
ここで、複数のメインワード線MWL i (i −a
= m )は択一的に選択されるので、セクションデ
コーダ線SDLが選択状態にされたセクションにおいて
、各セレクト回路のうち対応するメインワード線が選択
状態にされている1個のみ選択され、残りのセレクト回
路群は非選択状態になって対応するセクションワード線
群を“0#レベルに落としている。これに対して、セク
ションデコーダ線SDLが非選択状態にされている他の
セクションにおいては、対応するメインワード線が非選
択状態のセレクト回路群は非選択状態になって対応する
セクションワード線群を“0″レベルに落としているが
、対応するメインワード線が選択状態のセレクト回路は
、“0゛レベルのセクションデコーダ線SDLの電圧を
P型MOS)ランジスタTpによって対応するセクショ
ンワード線へ不完全にしか伝えることができない。
= m )は択一的に選択されるので、セクションデ
コーダ線SDLが選択状態にされたセクションにおいて
、各セレクト回路のうち対応するメインワード線が選択
状態にされている1個のみ選択され、残りのセレクト回
路群は非選択状態になって対応するセクションワード線
群を“0#レベルに落としている。これに対して、セク
ションデコーダ線SDLが非選択状態にされている他の
セクションにおいては、対応するメインワード線が非選
択状態のセレクト回路群は非選択状態になって対応する
セクションワード線群を“0″レベルに落としているが
、対応するメインワード線が選択状態のセレクト回路は
、“0゛レベルのセクションデコーダ線SDLの電圧を
P型MOS)ランジスタTpによって対応するセクショ
ンワード線へ不完全にしか伝えることができない。
しかし、このとき、もう一方のセクションデコーダ線S
DLの“1“レベルによってゲートスイッチGS用のN
型MOSトランジスタTnaがオンになり、上記セクシ
ョンワード線と隣のセクションワード線(”0ルベルに
なっている)とが短絡接続されるので、上記セクション
ワード線は完全に“0”レベルに落ちるようになる。
DLの“1“レベルによってゲートスイッチGS用のN
型MOSトランジスタTnaがオンになり、上記セクシ
ョンワード線と隣のセクションワード線(”0ルベルに
なっている)とが短絡接続されるので、上記セクション
ワード線は完全に“0”レベルに落ちるようになる。
上記セレクト回路によれば、第5図を参照して前述した
ような従来のセレクト回路と同じ電流駆動能力を持たせ
ようとすれば、現在の典型的なデザインルールによる設
計では、CMOSインバータのP型MOSトランジスタ
、N型MOSトランジスタ、ゲートスイッチ用のN型M
OSトランジスタは、それぞれのチャネル基が1.4μ
m11.2μm% 1.2μmとすれば、それぞれのチ
ャネル幅は4μm、8μm、2μmとなる。このとき、
セクションデコーダ線に付くゲート容量性の負荷は1本
のセクションワード線当たり約1.7fFであり、従来
例の約39fFに比べて格段に小さくなる。
ような従来のセレクト回路と同じ電流駆動能力を持たせ
ようとすれば、現在の典型的なデザインルールによる設
計では、CMOSインバータのP型MOSトランジスタ
、N型MOSトランジスタ、ゲートスイッチ用のN型M
OSトランジスタは、それぞれのチャネル基が1.4μ
m11.2μm% 1.2μmとすれば、それぞれのチ
ャネル幅は4μm、8μm、2μmとなる。このとき、
セクションデコーダ線に付くゲート容量性の負荷は1本
のセクションワード線当たり約1.7fFであり、従来
例の約39fFに比べて格段に小さくなる。
したがって、セクションデコーダ線も細いメタル配線を
用いることができ、このメタル配線自体の配線容量も小
さくて済むことになる。更に、前記CMOSインバータ
のN型MOS)ランジスタTnのチャネル幅も小さくて
済むので、メインワード線に付くゲート容量性の負荷は
約30%減少する。従って、セレクト回路のより一層の
高速動作、低消費電力化が可能になり、セクションワー
ド線の活性化の高速動作が可能になる。
用いることができ、このメタル配線自体の配線容量も小
さくて済むことになる。更に、前記CMOSインバータ
のN型MOS)ランジスタTnのチャネル幅も小さくて
済むので、メインワード線に付くゲート容量性の負荷は
約30%減少する。従って、セレクト回路のより一層の
高速動作、低消費電力化が可能になり、セクションワー
ド線の活性化の高速動作が可能になる。
また、上記したように隣り合う2本のセクションワード
線を1組とする各組でセクションワード線同士を短絡し
て両セクションワード線を共に非活性の電圧レベルに設
定するためのゲートスイッチを設けたことによって、従
来のセレクト回路ではセクションデコーダ線が非選択の
ときに各セクションワード線を非活性の電圧レベルに引
き落とすために必要とされたMOSトランジスタが不要
になるので、セレクト回路を構成するトランジスタ数が
減少する。
線を1組とする各組でセクションワード線同士を短絡し
て両セクションワード線を共に非活性の電圧レベルに設
定するためのゲートスイッチを設けたことによって、従
来のセレクト回路ではセクションデコーダ線が非選択の
ときに各セクションワード線を非活性の電圧レベルに引
き落とすために必要とされたMOSトランジスタが不要
になるので、セレクト回路を構成するトランジスタ数が
減少する。
特に、上記したように、隣り合う2個のセレクト回路を
1組とする各組で、対応するセクションワード線を活性
化するときにオンになる方のトランジスタ(P型MOS
トランジスタ)の一端同士が接続されており、この接続
点が前記セクションデコーダ線SDLに接続されている
ので、セレクト回路を構成するトランジスタ数はセクシ
ョンワード線1本当たり2.5個となり、しかも、個々
のトランジスタのサイズも従来例のものよりも小さいの
で、セレクト回路に必要な面積が大幅に小さくて済む。
1組とする各組で、対応するセクションワード線を活性
化するときにオンになる方のトランジスタ(P型MOS
トランジスタ)の一端同士が接続されており、この接続
点が前記セクションデコーダ線SDLに接続されている
ので、セレクト回路を構成するトランジスタ数はセクシ
ョンワード線1本当たり2.5個となり、しかも、個々
のトランジスタのサイズも従来例のものよりも小さいの
で、セレクト回路に必要な面積が大幅に小さくて済む。
なお、ゲートスイッチGS用のN型MOSトランジスタ
Tnaは、同じくゲートスイッチ用としてP型MOS)
ランジスタを用いる場合に比べてより一層の高速動作が
可能になっている(N型MOSトランジスタの方がP型
MOSトランジスタよりもキャリアの移動度が大きいた
め)。
Tnaは、同じくゲートスイッチ用としてP型MOS)
ランジスタを用いる場合に比べてより一層の高速動作が
可能になっている(N型MOSトランジスタの方がP型
MOSトランジスタよりもキャリアの移動度が大きいた
め)。
また、ゲートスイッチGS用のN型MOSトランジスタ
Tnaは、CMOSインバータIのN型MOS)ランジ
スタTnに比べて小さなチャネル幅、即ち、小さな電流
駆動能力しか持たせていないが、これは、1組のセクシ
ョンワード線間に電位差がある場合に余りに急激に両セ
クションワード線が短絡されると、CMOSインバータ
IのN型MOS)ランジスタTnがセクションワード線
を“0゛レベルまで引き下げる動作が間に合わず、−瞬
、2つのセクションワード線が共に活性状態になってし
まう恐れをなくするためである。
Tnaは、CMOSインバータIのN型MOS)ランジ
スタTnに比べて小さなチャネル幅、即ち、小さな電流
駆動能力しか持たせていないが、これは、1組のセクシ
ョンワード線間に電位差がある場合に余りに急激に両セ
クションワード線が短絡されると、CMOSインバータ
IのN型MOS)ランジスタTnがセクションワード線
を“0゛レベルまで引き下げる動作が間に合わず、−瞬
、2つのセクションワード線が共に活性状態になってし
まう恐れをなくするためである。
このように、ゲートスイッチGS用のN型MOSトラン
ジスタTnaの電流駆動能力が小さいと、セクションワ
ード線が閉じるときの動作が少し遅れることがあるが、
これは、メインワード線が選択されたままでセクション
デコーダ線の選択のみに変化があった場合のみであり、
このときは活性化されるセクションが変化する(切り替
わる)ので、同じビット線につながる2つのセクション
ワード線が同時に開いてしまうという誤動作の恐れは全
くない。従って、ゲートスイッチGS用のN型MOSト
ランジスタTnaの電流駆動能力が小さいことによって
セレクト回路の高速動作性が損なわれる恐れは全くない
。
ジスタTnaの電流駆動能力が小さいと、セクションワ
ード線が閉じるときの動作が少し遅れることがあるが、
これは、メインワード線が選択されたままでセクション
デコーダ線の選択のみに変化があった場合のみであり、
このときは活性化されるセクションが変化する(切り替
わる)ので、同じビット線につながる2つのセクション
ワード線が同時に開いてしまうという誤動作の恐れは全
くない。従って、ゲートスイッチGS用のN型MOSト
ランジスタTnaの電流駆動能力が小さいことによって
セレクト回路の高速動作性が損なわれる恐れは全くない
。
第2図は上記半導体メモリの変形例を示しており、各セ
クションのセクションデコーダ線は1本でSDLであり
、このセクションデコーダ線SDLと各組のセレクト回
路5ELaSSELbのP型MOSトランジスタTpの
一端同士の接続点との間に、上記セクションデコーダ線
SDLが選択状態のときにセクションワード線活性レベ
ルの電圧を出力する制御回路CONが設けられている点
が異なる。制御回路CONは、例えばP型MOSトラン
ジスタTpaが用いられており、このP型MOSトラン
ジスタTpaのソースがVdd電源端に接続され、その
ドレインが前記接続点に接続され、そのゲートが前記セ
クションデコーダ線SDLに接続されている。
クションのセクションデコーダ線は1本でSDLであり
、このセクションデコーダ線SDLと各組のセレクト回
路5ELaSSELbのP型MOSトランジスタTpの
一端同士の接続点との間に、上記セクションデコーダ線
SDLが選択状態のときにセクションワード線活性レベ
ルの電圧を出力する制御回路CONが設けられている点
が異なる。制御回路CONは、例えばP型MOSトラン
ジスタTpaが用いられており、このP型MOSトラン
ジスタTpaのソースがVdd電源端に接続され、その
ドレインが前記接続点に接続され、そのゲートが前記セ
クションデコーダ線SDLに接続されている。
第2図の半導体メモリにおいても、セレクト回路5EL
aSSELbを構成するトランジスタ数がセクションワ
ード線1本当たり3個となるけれども、前記実施例の半
導体メモリと同様の効果が得られる。
aSSELbを構成するトランジスタ数がセクションワ
ード線1本当たり3個となるけれども、前記実施例の半
導体メモリと同様の効果が得られる。
第3図は本発明の他の実施例の一部を示しており、第1
図の実施例に比べて次のように変更されている。即ち、
各セクションのセクションデコーダ線は1本(SDL’
a、5DLb)であり、セレク)Du路5ELa、5E
Lbの入力端はメインワード線に代えてセクションデコ
ーダ線5DLa%5DLbに接続されており、各メイン
ワード線として一対のメインワード線MWLSMWLが
用いられている。
図の実施例に比べて次のように変更されている。即ち、
各セクションのセクションデコーダ線は1本(SDL’
a、5DLb)であり、セレク)Du路5ELa、5E
Lbの入力端はメインワード線に代えてセクションデコ
ーダ線5DLa%5DLbに接続されており、各メイン
ワード線として一対のメインワード線MWLSMWLが
用いられている。
そして、メモリセルアレイにおける隣り合う2個のセク
ションを1組とする各組で、隣り合う2個のセレクト回
路5ELa、5ELbの対応するセクションワード線5
WLaSSWLbを活性化するときにオンになる方のト
ランジスタ(P型MOSトランジスタTp)の一端同士
が接続されており、この接続点が一方のメインワード線
MWLに接続されている。
ションを1組とする各組で、隣り合う2個のセレクト回
路5ELa、5ELbの対応するセクションワード線5
WLaSSWLbを活性化するときにオンになる方のト
ランジスタ(P型MOSトランジスタTp)の一端同士
が接続されており、この接続点が一方のメインワード線
MWLに接続されている。
また、隣り合う2個のセクションを1組とする各組で、
隣り合う2本のセクションワード線5WLa、5WLb
同士を短絡して両セクションワード線を共に非活性の電
圧レベルに設定するためのゲートスイッチGS(N型M
OSトランジスタTn a)が設けられており、このN
型MOS)ランジスタTnaのゲートが他方のメインワ
ード線MWLに接続されている。ゲートスイッチGSは
、対応するメインワード線が非活性であるときに隣り合
う2個のセクションを1組とする各組で上記メインワー
ド線により活性化制御されるセクションワード線同士を
短絡して両セクションワード線を共に非活性の電圧レベ
ルに設定するように動作する。
隣り合う2本のセクションワード線5WLa、5WLb
同士を短絡して両セクションワード線を共に非活性の電
圧レベルに設定するためのゲートスイッチGS(N型M
OSトランジスタTn a)が設けられており、このN
型MOS)ランジスタTnaのゲートが他方のメインワ
ード線MWLに接続されている。ゲートスイッチGSは
、対応するメインワード線が非活性であるときに隣り合
う2個のセクションを1組とする各組で上記メインワー
ド線により活性化制御されるセクションワード線同士を
短絡して両セクションワード線を共に非活性の電圧レベ
ルに設定するように動作する。
第3図の半導体メモリにおいては、前記実施例の半導体
メモリに比べて、セクションデコーダ線の代わりにメイ
ンワード線に付くゲート容量性の負荷が顕著に改善され
、その他の効果は同様に得られる。
メモリに比べて、セクションデコーダ線の代わりにメイ
ンワード線に付くゲート容量性の負荷が顕著に改善され
、その他の効果は同様に得られる。
[発明の効果]
上述したように本発明の半導体メモリにょれば、セクシ
ョンデコーダ線、または、メインワード線に付くゲート
容量性の負荷が飛躍的に減少し、セレクト回路の高速動
作化および省消費電力化を実現できる。さらに、セレク
ト回路を構成するトランジスタのパターン面積および数
の減少が可能になるので、セレクト回路の小面積化を実
現できる。
ョンデコーダ線、または、メインワード線に付くゲート
容量性の負荷が飛躍的に減少し、セレクト回路の高速動
作化および省消費電力化を実現できる。さらに、セレク
ト回路を構成するトランジスタのパターン面積および数
の減少が可能になるので、セレクト回路の小面積化を実
現できる。
第1図は本発明の半導体メモリの一実施例の一部を示す
回路図、第2図は第1図中のセレクト回路の変形例を示
す回路図、第3図は本発明の半導体メモリの他の実施例
の一部を示す回路図、第4図は二重ワード線構造を有す
る半導体メモリの一般的な構成を示す図、第5図は第4
図の半導体メモリ中のセレクト回路の従来例を示す回路
図である。 RD・・・行デコーダ、CD・・・列デコーダ、MWL
a 、 MWL b−・・メインワード線、SDL。 SDL、5DLa、5DLb−・・セクションデコーダ
線、S W L a 、 S W L b・・・セクシ
ョンワード線、5ELaSSELb・・・セレクト回路
、GS・・・ゲートスイッチ、■・・・CMOSインバ
ータ、”rp%Tpa・・・P型MOS)ランジスタ、
Tn、Tna−・−N型MOsトランジスタ、CON−
・・制御回路、S E Ca −S E Cn −セク
ション、MC・・・メモリセル。 出願人代理人 弁理士 鈴江武彦 5ELa 第 図
回路図、第2図は第1図中のセレクト回路の変形例を示
す回路図、第3図は本発明の半導体メモリの他の実施例
の一部を示す回路図、第4図は二重ワード線構造を有す
る半導体メモリの一般的な構成を示す図、第5図は第4
図の半導体メモリ中のセレクト回路の従来例を示す回路
図である。 RD・・・行デコーダ、CD・・・列デコーダ、MWL
a 、 MWL b−・・メインワード線、SDL。 SDL、5DLa、5DLb−・・セクションデコーダ
線、S W L a 、 S W L b・・・セクシ
ョンワード線、5ELaSSELb・・・セレクト回路
、GS・・・ゲートスイッチ、■・・・CMOSインバ
ータ、”rp%Tpa・・・P型MOS)ランジスタ、
Tn、Tna−・−N型MOsトランジスタ、CON−
・・制御回路、S E Ca −S E Cn −セク
ション、MC・・・メモリセル。 出願人代理人 弁理士 鈴江武彦 5ELa 第 図
Claims (3)
- (1)行デコーダにより選択されるメインワード線と列
デコーダにより選択されるセクションデコーダ線との組
み合わせによってセクションワード線を活性化するため
のセクションワード線セレクト回路を備えた二重ワード
線構造を有する半導体メモリにおいて、 前記セクションデコーダ線が非活性であるときにメモリ
セルアレイの各セクションのうち、前記セクションワー
ド線により活性化制御されるセクションにおける隣り合
う2本のセクションワード線を1組とする各組でセクシ
ョンワード線同士を短絡して両セクションワード線を共
に非活性の電圧レベルに設定するゲートスイッチ、 または、前記メインワード線が非活性であるときにメモ
リセルアレイにおける隣り合う2個のセクションを1組
とする各組で前記メインワード線により活性化制御され
るセクションワード線同士を短絡して両セクションワー
ド線を共に非活性の電圧レベルに設定するゲートスイッ
チ を具備したことを特徴とする半導体メモリ。 - (2)前記セレクト回路は、入力端が前記メインワード
線またはセクションデコーダ線に接続され、出力端が前
記セクションワード線に接続されているCMOSインバ
ータを具備し、このCMOSインバータを構成する2個
のMOSトランジスタのうち、前記セクションワード線
を非活性にするためのMOSトランジスタに比べて前記
ゲートスイッチ用のN型MOSトランジスタの電流駆動
能力が小さいことを特徴とする請求項1記載の半導体メ
モリ。 - (3)前記セレクト回路は、入力端が前記メインワード
線またはセクションデコーダ線に接続され、出力端が前
記セクションワード線に接続されているCMOSインバ
ータを具備し、同一セクション内または隣り合うセクシ
ョン間で隣り合う2個のセレクト回路を1組とする各組
で、対応するセクションワード線を活性化するときにオ
ンになる方のMOSトランジスタの一端同士が接続され
ており、この接続点の電位が前記セクションデコーダ線
またはメインワード線により制御されることを特徴とす
る請求項1記載の半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174418A JPH0224896A (ja) | 1988-07-13 | 1988-07-13 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174418A JPH0224896A (ja) | 1988-07-13 | 1988-07-13 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0224896A true JPH0224896A (ja) | 1990-01-26 |
Family
ID=15978204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63174418A Pending JPH0224896A (ja) | 1988-07-13 | 1988-07-13 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0224896A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001060393A (ja) * | 1999-06-29 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | サブワードライン駆動回路 |
JP2010009737A (ja) * | 2008-06-24 | 2010-01-14 | Hynix Semiconductor Inc | サブワードラインドライバーを含む半導体メモリ装置 |
JP2010027205A (ja) * | 1998-12-09 | 2010-02-04 | Hynix Semiconductor Inc | 半導体メモリ |
-
1988
- 1988-07-13 JP JP63174418A patent/JPH0224896A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010027205A (ja) * | 1998-12-09 | 2010-02-04 | Hynix Semiconductor Inc | 半導体メモリ |
JP2001060393A (ja) * | 1999-06-29 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | サブワードライン駆動回路 |
JP4577675B2 (ja) * | 1999-06-29 | 2010-11-10 | 株式会社ハイニックスセミコンダクター | サブワードライン駆動回路 |
JP2010009737A (ja) * | 2008-06-24 | 2010-01-14 | Hynix Semiconductor Inc | サブワードラインドライバーを含む半導体メモリ装置 |
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