JPH0224896A

JPH0224896A - 半導体メモリ

Info

Publication number: JPH0224896A
Application number: JP63174418A
Authority: JP
Inventors: Toshinari Takayanagi; 俊成高柳; Kazutaka Nogami; 一孝野上; Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-13
Filing date: 1988-07-13
Publication date: 1990-01-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体メモリに係り、特に二重ワード線構造を
有する半導体メモリのセクションワード線セレクト回路
に関する。

（従来の技術）二重ワード線構造を有する半導体メモリは、一般に、第
４図に示すように、メモリセルＭＣがマトリクス状に配
置されたメモリセルアレイＭＣＡを複数のセクションＳ
　Ｅ　Ｃａ　−Ｓ　Ｅ　Ｃｎに区分し、各セクション毎
にセクションデコー　ダ線ＳＤＬを設け、各セクション
内のメモリセル群の各行毎にセクションワード線Ｓ　Ｗ
　Ｌ　ａ　−Ｓ　Ｗ　Ｌ　ｍを接続するとともに各列毎
にビット線ＢＬを接続し、各セクションを横断するよう
に設けられている複数のメインワード線Ｍ　Ｗ　Ｌ　ａ
〜Ｍ　Ｗ　Ｌ　ｍを行デコーダＲＤにより選択し、列デ
コーダＣＤにより上記セクションデコーダ線ＳＤＬおよ
びビット線ＢＬを選択制御している。

この場合、各セクション内には、セクションデコーダ線
ＳＤＬとメインワード線Ｍ　Ｗ　Ｌ　ａ〜Ｍ　Ｗ　Ｌ　
ｍとの組合わせによってセクションワード線Ｓ　Ｗ　Ｌ
　ａ　”　Ｓ　Ｗ　Ｌ　ｍを選択するためのセクション
ワード線セレクト回路ＳＥＬが、１本のセクションデコ
ーダ線と各メインワード線とが接近する位置毎に１個づ
つ設けられている。

そして、特定のメモリセルを選択するために、特定のメ
インワード線と特定のセクションデコーダ線との組合わ
せによって特定のセクションワード線セレクト回路を選
択し、このセレクト回路に接続されている特定のセクシ
ョンワード線を活性化すると共に前記列デコーダにより
前記ビット線を選択している。

このような構成によって、１つのビット線につながるメ
モリセルの数を少なくシ、ビット線の負荷を小さくする
ことによって、メモリの動作の高速化および省力化を図
っている。

従来、上記セクタ・ヨンワード線セレクト回路ＳＥＬは
、対応するメインワード線が例えば“０ルベルによって
選択され、対応するセクションデコーダ線が例えば“Ｏ
ａレベルになることで活性化されるものであり、例えば
第５図に示すように、ＣＭＯ８構成のＮＯＲゲート５０
が用いられている。そして、このＮＯＲゲート５０の入
力端は対応するメインワード線に接続されており、出力
端は対応するセクションワード線に接続されている。

しかし、このようにセクション内で、１本のセクション
デコーダ線ＳＤＬに対して、各メインワード線毎に設け
られているＮＯＲゲート５０それぞれのＰ型ＭＯＳｌ−
ランジスタＴｐとＮ型ＭＯＳトランジスタＴｎとのゲー
トが接続されているので、上記セクションデコーダ線Ｓ
ＤＬには大きなゲート容量性の負荷がついてしまう。ま
た、上記ＣＭＯＳゲートの２個のＰ型ＭＯＳトランジス
タは直列に接続されているので、それぞれのチャネル幅
を広くしなければならず、このことはセクションデコー
ダ線にとってもメインワード線にとってもゲート容量性
の負荷が大きくなる原因となる。

例えば従来の典型的な例として、Ｐ型ＭＯＳトランジス
タのチャネル長が１，４μｍＳＮ型ＭＯＳトランジスタ
のチャネル長が１．２μｍとすれば、設計上、ＮＯＲゲ
ートのＰ型ＭＯＳトランジスタのチャネル幅及びＮ型Ｍ
Ｏ３）ランジスタのチャネル幅はそれぞれ１３μｍ、　
８μｍとなり、セクションデコーダ線に対して１個のＮ
ＯＲゲート当たり約３９ｆＦのゲート容量性の負荷がつ
いてしまう。この場合、２５６にビット分の正方形型マ
トリクスのメモリセル群であれば、メインワード線は５
１２本であり、１本のセクションデコーダ線には合計的
２２ｐＦのゲート容量性の負荷がついてしまう。

さらに、上記したような大きなゲート容量性の負荷があ
るため、セクションデコーダ線には８μｍもの太いメタ
ル配線を用いなければならず、このメタル配線自体の配
線容量も大きなものとなってしまう。従って、結局、１
本のセクションデコーダ線には約２９ｐＦものゲート容
量性の負荷がつき、これによりセレクト回路によるセク
ションワード線の活性化の高速動作が損なわれ、消費電
力も大きなものと、なってしまうという問題点があった
。

また、各セクションワード線セレクト回路は、それぞれ
４個のＭＯＳトランジスタが必要であり、セレクト回路
に必要な面積が大きなものとなってしまうという問題点
があった。

（発明が解決しようとする課題）本発明は、上記したようにセクションワード線セレクト
回路としてＣＭＯＳ構成のＮＯＲゲートが用いられてい
ることによって、セクションデコーダ線にとってもメイ
ンワード線にとってもゲート容量性の負荷が大きくなり
、セクションデコーダ線に太いメタル配線を用いなけれ
ばならず、そのメタル配線自体の配線容量も大きなもの
となってしまうので、セクションワード線の活性化の高
速動作が損なわれ、消費電力も大きなものとなってしま
うという問題点、また、セレクト回路に必要な面積が大
きなものとなってしまうという問題点を解決すべくなさ
れたもので、セレクト回路の高速動作、消費電力の低減
が可能であり、セレクト回路に必要な面積が小さくて済
む半導体メモリを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明の二重ワード線構造を有する半導体メモリは、行
デコーダにより選択されるメインワード線と列デコーダ
により選択されるセクションデコーダ線との組み合わせ
によってセクションワード線を活性化するためのセクシ
ョンワード線セレクト回路において、前記セクションワ
ード線が非活性であるときにメモリセルアレイの各セク
ションのうち、前記セクションワード線により活性化制
御されるセクショ゛ンにおける隣り合う２本のセクショ
ンワード線を１組とする各組でセクションワード線同士
を短絡して両セクションワード線を共に非活性の電圧レ
ベルに設定するためのゲートスイッチ、あるいは、前記
メインワード線が非活性であるときにメモリセルアレイ
における隣り合う２個のセクションを１組とする各組で
前記メインワード線により活性化制御されるセクション
ワード線同士を短絡して両セクションワード線を共に非
活性の電圧レベルに設定するためのゲートスイッチを具
備することを特徴とする。

（作用）セレクト回路は、対応するメインワード線およびセクシ
ョンデコーダ線が共に選択状態にされたときのみ、選択
状態になって対応するセクションワード線を“１＃レベ
ルに活性化する。メインワード線が非選択状態にされた
ときには、非選択状態となり、このときはセクションワ
ード線は“０“レベルになる。ここで、複数のメインワ
ード線は択一的に選択されるので、セクションデコーダ
線が選択状態にされたセクションにおいて、各セレクト
回路のうち対応するメインワード線が選択状態にされて
いる１個のみ選択され、残りのセレクト回路群は非選択
状態になって対応するセクションワード線群を“０°レ
ベルに落としている。

これに対して、セクションデコーダ線が非選択状態にさ
れている他のセクションにおいては、対応するメインワ
ード線が非選択状態のセレクト回路群は非選択状態にな
って対応するセクションワード線群を“０“レベルに落
としているが、対応するメインワード線が選択状態のセ
レクト回路に接続されているセクションワード線は、こ
のときオンになっているセクションワード線短絡用ゲー
トのＭＯＳトランジスタによって、隣のセクションワー
ド線（“０″レベルになっている）に短絡接続されるの
で、完全に“０”レベルに落ちるようになる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、第４図を参照して前述したような二重ワード
線構造を有する半導体メモリの一部であっで、各セクシ
ョンにおける一部のメインワード線ＭＷＬａ、ＭＷＬｂ
、セレクト回路５ＥＬａ。

５ＥＬｂ、一対のセクションデコーダ線ＳＤＬ。

ＳＤＬを示している。

上記各セレクト回路５ＥＬａ、５ＥＬｂは、それぞれ対
応するメイ・ンワード線に入力端が接続されているＣＭ
ＯＳインバータ■と、隣り合う２本のセクションワード
線を１組とする各組でセクションワード線相互間に接続
され、上記セクションデコーダ線が非活性であるときに
上記各組のセクションワード線同士を短絡して両セクシ
ョンワード線を共に非活性の電圧レベルに設定するセフ
シランワード線短絡用ゲートスイッチＧＳとからなる。

このゲートスイッチＧＳは、隣り合う２個のセレクト回
路５ＥＬａ％５ＥＬｂで共通に使用されている。上記Ｃ
ＭＯＳインバータ！は、１個のＰ型ＭＯＳトランジスタ
’ｒｐと１個のＮ型ＭＯＳトランジスタＴｎとが直列に
接続され、それぞれのゲートが共通に接続されて入力端
となり、それぞれのドレインが共通に接続されて出力端
となり、この出力端に対応するセクションワード線が接
続されている。

そして、隣り合う２個のセレクト回路５ＥＬａ。

５ＥＬｂを１組とする各組で、対応するセクションワー
ド線を活性化するときにオンになる方のトランジスタ（
Ｐ型ＭＯＳ）ランジスタＴｐ）の−端同士が接続されて
おり、この接続点がセクションデコーダ線ＳＤＬに接続
されている。また、上記ゲートスイッチＧＳは、例えば
１個のＮ型ＭＯＳトランジスタＴｎａからなり、そのゲ
ート電極がセクションデコーダ線ＳＤＬに接続されてい
る。

次に、上記実施例の動作について説明する。メインワー
ド線ＭＷＬａ、ＭＷＬｂは“０°レベルのとき選択状態
、“１″レベルのとき非選択状態であり、セクションデ
コーダ線ＳＤＬは“１”レベルのとき選択状態、“０“
レベルのとき非選択状態である。セレクト回路５ＥＬａ
、、５ＥＬｂは、対応するメインワード線およびセクシ
ョンデコーダ線が共に選択状態にされたときのみ選択状
態になって、ＰＩ１２ＭＯＳトランジスタＴｐによって
対応するセクションワード線を“１“レベルに活性化す
る。対応するメインワード線が非選択状態にされたとき
には、セクションワード線はＮ型ＭＯ５）ランジスタが
オンになるので完全に“０”レベルまで電位は落とされ
、非選択状態となる。

ここで、複数のメインワード線ＭＷＬ　ｉ　（ｉ　−ａ
　＝　ｍ　）は択一的に選択されるので、セクションデ
コーダ線ＳＤＬが選択状態にされたセクションにおいて
、各セレクト回路のうち対応するメインワード線が選択
状態にされている１個のみ選択され、残りのセレクト回
路群は非選択状態になって対応するセクションワード線
群を“０＃レベルに落としている。これに対して、セク
ションデコーダ線ＳＤＬが非選択状態にされている他の
セクションにおいては、対応するメインワード線が非選
択状態のセレクト回路群は非選択状態になって対応する
セクションワード線群を“０″レベルに落としているが
、対応するメインワード線が選択状態のセレクト回路は
、“０゛レベルのセクションデコーダ線ＳＤＬの電圧を
Ｐ型ＭＯＳ）ランジスタＴｐによって対応するセクショ
ンワード線へ不完全にしか伝えることができない。

しかし、このとき、もう一方のセクションデコーダ線Ｓ
ＤＬの“１“レベルによってゲートスイッチＧＳ用のＮ
型ＭＯＳトランジスタＴｎａがオンになり、上記セクシ
ョンワード線と隣のセクションワード線（”０ルベルに
なっている）とが短絡接続されるので、上記セクション
ワード線は完全に“０”レベルに落ちるようになる。

上記セレクト回路によれば、第５図を参照して前述した
ような従来のセレクト回路と同じ電流駆動能力を持たせ
ようとすれば、現在の典型的なデザインルールによる設
計では、ＣＭＯＳインバータのＰ型ＭＯＳトランジスタ
、Ｎ型ＭＯＳトランジスタ、ゲートスイッチ用のＮ型Ｍ
ＯＳトランジスタは、それぞれのチャネル基が１．４μ
ｍ１１．２μｍ％　１．２μｍとすれば、それぞれのチ
ャネル幅は４μｍ、８μｍ、２μｍとなる。このとき、
セクションデコーダ線に付くゲート容量性の負荷は１本
のセクションワード線当たり約１．７ｆＦであり、従来
例の約３９ｆＦに比べて格段に小さくなる。

したがって、セクションデコーダ線も細いメタル配線を
用いることができ、このメタル配線自体の配線容量も小
さくて済むことになる。更に、前記ＣＭＯＳインバータ
のＮ型ＭＯＳ）ランジスタＴｎのチャネル幅も小さくて
済むので、メインワード線に付くゲート容量性の負荷は
約３０％減少する。従って、セレクト回路のより一層の
高速動作、低消費電力化が可能になり、セクションワー
ド線の活性化の高速動作が可能になる。

また、上記したように隣り合う２本のセクションワード
線を１組とする各組でセクションワード線同士を短絡し
て両セクションワード線を共に非活性の電圧レベルに設
定するためのゲートスイッチを設けたことによって、従
来のセレクト回路ではセクションデコーダ線が非選択の
ときに各セクションワード線を非活性の電圧レベルに引
き落とすために必要とされたＭＯＳトランジスタが不要
になるので、セレクト回路を構成するトランジスタ数が
減少する。

特に、上記したように、隣り合う２個のセレクト回路を
１組とする各組で、対応するセクションワード線を活性
化するときにオンになる方のトランジスタ（Ｐ型ＭＯＳ
トランジスタ）の一端同士が接続されており、この接続
点が前記セクションデコーダ線ＳＤＬに接続されている
ので、セレクト回路を構成するトランジスタ数はセクシ
ョンワード線１本当たり２．５個となり、しかも、個々
のトランジスタのサイズも従来例のものよりも小さいの
で、セレクト回路に必要な面積が大幅に小さくて済む。

なお、ゲートスイッチＧＳ用のＮ型ＭＯＳトランジスタ
Ｔｎａは、同じくゲートスイッチ用としてＰ型ＭＯＳ）
ランジスタを用いる場合に比べてより一層の高速動作が
可能になっている（Ｎ型ＭＯＳトランジスタの方がＰ型
ＭＯＳトランジスタよりもキャリアの移動度が大きいた
め）。

また、ゲートスイッチＧＳ用のＮ型ＭＯＳトランジスタ
Ｔｎａは、ＣＭＯＳインバータＩのＮ型ＭＯＳ）ランジ
スタＴｎに比べて小さなチャネル幅、即ち、小さな電流
駆動能力しか持たせていないが、これは、１組のセクシ
ョンワード線間に電位差がある場合に余りに急激に両セ
クションワード線が短絡されると、ＣＭＯＳインバータ
ＩのＮ型ＭＯＳ）ランジスタＴｎがセクションワード線
を“０゛レベルまで引き下げる動作が間に合わず、−瞬
、２つのセクションワード線が共に活性状態になってし
まう恐れをなくするためである。

このように、ゲートスイッチＧＳ用のＮ型ＭＯＳトラン
ジスタＴｎａの電流駆動能力が小さいと、セクションワ
ード線が閉じるときの動作が少し遅れることがあるが、
これは、メインワード線が選択されたままでセクション
デコーダ線の選択のみに変化があった場合のみであり、
このときは活性化されるセクションが変化する（切り替
わる）ので、同じビット線につながる２つのセクション
ワード線が同時に開いてしまうという誤動作の恐れは全
くない。従って、ゲートスイッチＧＳ用のＮ型ＭＯＳト
ランジスタＴｎａの電流駆動能力が小さいことによって
セレクト回路の高速動作性が損なわれる恐れは全くない
。

第２図は上記半導体メモリの変形例を示しており、各セ
クションのセクションデコーダ線は１本でＳＤＬであり
、このセクションデコーダ線ＳＤＬと各組のセレクト回
路５ＥＬａＳＳＥＬｂのＰ型ＭＯＳトランジスタＴｐの
一端同士の接続点との間に、上記セクションデコーダ線
ＳＤＬが選択状態のときにセクションワード線活性レベ
ルの電圧を出力する制御回路ＣＯＮが設けられている点
が異なる。制御回路ＣＯＮは、例えばＰ型ＭＯＳトラン
ジスタＴｐａが用いられており、このＰ型ＭＯＳトラン
ジスタＴｐａのソースがＶｄｄ電源端に接続され、その
ドレインが前記接続点に接続され、そのゲートが前記セ
クションデコーダ線ＳＤＬに接続されている。

第２図の半導体メモリにおいても、セレクト回路５ＥＬ
ａＳＳＥＬｂを構成するトランジスタ数がセクションワ
ード線１本当たり３個となるけれども、前記実施例の半
導体メモリと同様の効果が得られる。

第３図は本発明の他の実施例の一部を示しており、第１
図の実施例に比べて次のように変更されている。即ち、
各セクションのセクションデコーダ線は１本（ＳＤＬ’
ａ、５ＤＬｂ）であり、セレク）Ｄｕ路５ＥＬａ、５Ｅ
Ｌｂの入力端はメインワード線に代えてセクションデコ
ーダ線５ＤＬａ％５ＤＬｂに接続されており、各メイン
ワード線として一対のメインワード線ＭＷＬＳＭＷＬが
用いられている。

そして、メモリセルアレイにおける隣り合う２個のセク
ションを１組とする各組で、隣り合う２個のセレクト回
路５ＥＬａ、５ＥＬｂの対応するセクションワード線５
ＷＬａＳＳＷＬｂを活性化するときにオンになる方のト
ランジスタ（Ｐ型ＭＯＳトランジスタＴｐ）の一端同士
が接続されており、この接続点が一方のメインワード線
ＭＷＬに接続されている。

また、隣り合う２個のセクションを１組とする各組で、
隣り合う２本のセクションワード線５ＷＬａ、５ＷＬｂ
同士を短絡して両セクションワード線を共に非活性の電
圧レベルに設定するためのゲートスイッチＧＳ（Ｎ型Ｍ
ＯＳトランジスタＴｎ　ａ）が設けられており、このＮ
型ＭＯＳ）ランジスタＴｎａのゲートが他方のメインワ
ード線ＭＷＬに接続されている。ゲートスイッチＧＳは
、対応するメインワード線が非活性であるときに隣り合
う２個のセクションを１組とする各組で上記メインワー
ド線により活性化制御されるセクションワード線同士を
短絡して両セクションワード線を共に非活性の電圧レベ
ルに設定するように動作する。

第３図の半導体メモリにおいては、前記実施例の半導体
メモリに比べて、セクションデコーダ線の代わりにメイ
ンワード線に付くゲート容量性の負荷が顕著に改善され
、その他の効果は同様に得られる。

［発明の効果］上述したように本発明の半導体メモリにょれば、セクシ
ョンデコーダ線、または、メインワード線に付くゲート
容量性の負荷が飛躍的に減少し、セレクト回路の高速動
作化および省消費電力化を実現できる。さらに、セレク
ト回路を構成するトランジスタのパターン面積および数
の減少が可能になるので、セレクト回路の小面積化を実
現できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例の一部を示す
回路図、第２図は第１図中のセレクト回路の変形例を示
す回路図、第３図は本発明の半導体メモリの他の実施例
の一部を示す回路図、第４図は二重ワード線構造を有す
る半導体メモリの一般的な構成を示す図、第５図は第４
図の半導体メモリ中のセレクト回路の従来例を示す回路
図である。ＲＤ・・・行デコーダ、ＣＤ・・・列デコーダ、ＭＷＬ
　ａ　、　ＭＷＬ　ｂ−・・メインワード線、ＳＤＬ。ＳＤＬ、５ＤＬａ、５ＤＬｂ−・・セクションデコーダ
線、Ｓ　Ｗ　Ｌ　ａ　、　Ｓ　Ｗ　Ｌ　ｂ・・・セクシ
ョンワード線、５ＥＬａＳＳＥＬｂ・・・セレクト回路
、ＧＳ・・・ゲートスイッチ、■・・・ＣＭＯＳインバ
ータ、”ｒｐ％Ｔｐａ・・・Ｐ型ＭＯＳ）ランジスタ、
Ｔｎ、Ｔｎａ−・−Ｎ型ＭＯｓトランジスタ、ＣＯＮ−
・・制御回路、Ｓ　Ｅ　Ｃａ　−Ｓ　Ｅ　Ｃｎ　−セク
ション、ＭＣ・・・メモリセル。出願人代理人　弁理士　鈴江武彦５ＥＬａ第図

Claims

【特許請求の範囲】

（１）行デコーダにより選択されるメインワード線と列
デコーダにより選択されるセクションデコーダ線との組
み合わせによってセクションワード線を活性化するため
のセクションワード線セレクト回路を備えた二重ワード
線構造を有する半導体メモリにおいて、前記セクションデコーダ線が非活性であるときにメモリ
セルアレイの各セクションのうち、前記セクションワー
ド線により活性化制御されるセクションにおける隣り合
う２本のセクションワード線を１組とする各組でセクシ
ョンワード線同士を短絡して両セクションワード線を共
に非活性の電圧レベルに設定するゲートスイッチ、または、前記メインワード線が非活性であるときにメモ
リセルアレイにおける隣り合う２個のセクションを１組
とする各組で前記メインワード線により活性化制御され
るセクションワード線同士を短絡して両セクションワー
ド線を共に非活性の電圧レベルに設定するゲートスイッ
チを具備したことを特徴とする半導体メモリ。
（２）前記セレクト回路は、入力端が前記メインワード
線またはセクションデコーダ線に接続され、出力端が前
記セクションワード線に接続されているＣＭＯＳインバ
ータを具備し、このＣＭＯＳインバータを構成する２個
のＭＯＳトランジスタのうち、前記セクションワード線
を非活性にするためのＭＯＳトランジスタに比べて前記
ゲートスイッチ用のＮ型ＭＯＳトランジスタの電流駆動
能力が小さいことを特徴とする請求項１記載の半導体メ
モリ。
（３）前記セレクト回路は、入力端が前記メインワード
線またはセクションデコーダ線に接続され、出力端が前
記セクションワード線に接続されているＣＭＯＳインバ
ータを具備し、同一セクション内または隣り合うセクシ
ョン間で隣り合う２個のセレクト回路を１組とする各組
で、対応するセクションワード線を活性化するときにオ
ンになる方のＭＯＳトランジスタの一端同士が接続され
ており、この接続点の電位が前記セクションデコーダ線
またはメインワード線により制御されることを特徴とす
る請求項１記載の半導体メモリ。