JPH0359736A - 画像情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、光ディスク等の記憶媒体に蓄積記憶された図
面や文書の画像を表示したり、印刷したり、通信手段を
用いて他に伝送したり、さらには編集したりする総合的
な処理を電子的に行なう画像情報処理装置に関する。

（従来の技術） 近年、一般文書や図面などの文書画像を例えば光ディス
ク等の大容量記憶媒体に格納しておき、これを電子的に
管理し、表示、印刷、伝送したり、これに文字や図形を
書き加える等、文書画像を統合的に取り扱うシステムか
注目されている。

このようなシステムにおいて、上記大容量記憶媒体に記
憶された画像情報は、例えばＲＡＭ　（ランダムアクセ
スメモリ）等で構成されるビットマツプメモリにロード
され、このビットマツプメモリ上で編集その他種々の処
理を施した後、表示、印刷、伝送等に供されるようにな
っている。

このようなビットマツプメモリへのアクセスは頻繁に生
じるので、そのアクセス速度の早遅や処理効率の良否は
画像情報処理装置全体の性能を左右する重要な要因とな
っている。したがって、上記アクセスの高速化や処理効
率の向上を図るために種々の対策がとられているが、こ
れらの処理を統合的にユーザの要求を満たすべく効率よ
く処理するシステムはなかった。

また、２バンクの構成のみで扱う場合、任意のビットア
ドレスからの１〜Ｎ／２ビットのデータアクセスが可能
であり、ビットマツプメモリの処理においてアドレスや
データ処理の制御が容易であるが、メモリ構成において
Ｎビットのデータ幅を必要とするためデータ線が多く必
要となり、またＮビットのメモリ構成であるのにＮ／２
ビットまでのアクセスしかできないという欠点があった
。

また、メモリを１バンクの構成にした場合、Ｎビットの
アクセスが可能であるが、任意のビットアドレスからの
１〜Ｎビットのアクセスを行う際、ビットアドレス及び
アクセスデータ幅によるデータ処理制御が複雑になるだ
けでなく、ワード境界に跨ってアクセスを行った場合、
アクセスデータ幅が短い場合であってもアドレスを変更
してメモリアクセスを２回実行する必要があり、アクセ
ス速度が遅くなるという欠点があった。

（発明が解決しようとする課題） この発明は、上記の事情に鑑みてなされたもので、簡単
な構成でより高速かつ効率的なビ・ントマップ処理が可
能な画像情報処理装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の画像情報処理装置は、入力装置で入力された画
像情報を記憶媒体に記憶しておき、必要に応じて前記画
像情報を記憶媒体から読み出して出力する画像情報処理
装置において、アクセスデータ幅がＮ／２ビットである
第１のアクセス単位とアクセスデータ幅がＮ／２ビ・ソ
トである第２のアクセス単位とにて成り、これら第１、
第２のアクセス単位に同時にアクセスすることによりア
クセスデータ幅がＮビットとなる前記画像情報を記憶す
る記憶手段と、この記憶手段に供給するアドレスを発生
するアドレス発生手段と、このアドレス発生手段で発生
されたアドレスをインクリメントする加算手段と、前記
記憶手段へのアクセスが１ビット幅からＮ／２ビット幅
までのデータアクセスであるかＮビット幅のデータアク
セスであるかを切り替える切替手段と、この切替手段が
１ビット幅からＮ／２ビット幅までのデータアクセスに
切り替えられた際、前記アドレス発生手段が発生するア
ドレスが前記第１のアクセス単αを指定している場合は
そのアドレスを前記第１及び第２のアクセス単位に供給
し、前記アドレス発生手段が発生するアドレスが前記第
２のアクセス単位を指定している場合は、そのアドレス
を前記第２のアクセス単位に、前記加算手段によりイン
クリメントしたアドレスを前記第１のアクセス単１立に
供給し、前記切替手段がＮビット幅のデータアクセスに
切り替えられた際、前記アドレス発生手段が発生するア
ドレスを前記第１及び第２のアクセス単位に供給する制
御手段とを具備したことを特徴とする。

（作用） 本発明は、例えば第１のアクセス単位と第２のアクセス
単位とから成り、１バンク構成又は２バンク構成のいず
れにも対応可能な記憶手段を用い、アクセス領域の大き
な例えば矩形領域にアクセスする際、つまり、１バンク
構成特のデータ幅をＮとすると任意のビットアドレスか
らのＮビットアクセスの際には記憶手段を１バンク構成
として扱い、一方、例えばアフィン変換など複雑なアド
レスによるアクセス、つまり任意のビットアドレスから
の１〜Ｎ／２ビットのデータアクセスにおいては２バン
ク構成として扱うように切替制御可能にしたので、１バ
ンク構成の場合はアドレス生成が容易となり、また、高
速でがっ比較的簡単な制御にて処理が可能であり、２バ
ンク構成の場合はデータ処理を簡単に行うことができ、
高速な処理ができるものとなっている。

（実施例） 以下、図面を参照して本発明の１実施例について説明す
る。第１図は本発明にかかる画像情報処理装置の構成を
示す図である。

図中１は、中央演算処理部（以下、ｒＣＰ　ＵＪという
）であり、本画像情報処理装置の各モジュールの制御・
管理・演算処理等を行うものである。

２はダイレクトメモリアクセス制御部（以下、「ＤＭＡ
Ｊという）であり、外部装置とプログラムメモリ装置３
との間、あるいはプログラムメモリ装置３内で高速にデ
ータ転送を実行するものである。

上記外部装置としては、ハードディスク装置１６とそれ
を制御するハードディスク制御部（ＩＤＣ）４、フロッ
ピーディスク装置１７とそれを制御するフロッピーディ
スク制御部（ＦＤＣ）５、ユーザが本装置に指示を与え
たり文章を入力する目的で用いられるキーボード１８や
、デイスプレィ上に表示されている画面に対してその特
定部位を指示するためのポインティングデバイスである
マウス１９とそれらを制御しデータの受信を行なう周辺
入出力制御部（ＰＩ○）６が用意されている。これらは
周辺データ入出力用バス（以下、ｒＰ　Ｉ　Ｏバスｊと
いう）２６に接続され、上述したＣＰＵＩ及びＤＭＡ２
の制御のもとで、プログラムメモリ装置３との間で高速
データ転送が可能となっている。また、ＣＰＵバス制御
論理制御部（ＣＢＬ）７は、上記データ転送をシステム
バス２５を経由して他の機器・制御部分にも可能ならし
めるもので、それらが並行して実行されるべく、バスの
アービトレーションを制御するものであり、例えば第２
図に示すような構成になっている。すなわち、バスアー
ビタ（ＡＲＢＴ）３０の制御のもとに、ゲート３２ａ〜
３２ｆを開閉してＣＰＵＩ、ＤＭＡ２、プログラムメモ
リ装置３、システムバス２５、またはＰＩＯバス２６の
間を相互に接続するものである。

通信処理制御部８は、外部の他の装置と通信回線２０を
経由してデータの送受信を行なうためのプロトコル制御
、データのバッケティング／アンパッケティング等の処
理を行なうものである。データは上述したＣＰＵＩ、Ｄ
ＭＡ２の制御によってプログラムメモリ装置３等との間
で授受される。

光デイスク制御部９は、光デイスク装置２１を制御する
ものである。

表示制御部１０は、イメージデータを格納するデュアル
ポートメモリデバイスから成るメモリ（以下、ｒＤＰＭ
Ｊという）１１の一部分を表示部２２に表示させるため
に、ＤＰＭＩ　１の表示部位から表示データを読み出し
、同期信号とともに表示部２２に送り出す機能を持って
いる。また、上記ＤＰＭＩ　１は、単にイメージデータ
を格納するメモリとしての機能だけではなく、種々の描
画機能を有している（詳説後述）。イメージ処理部１２
は、イメージデータの線密度変換、拡大・縮小変換等の
画像変換処理、及びイメージデータの圧縮・伸長処理等
の符号化・復号化処理を行なうものである。また、スキ
ャナ制御部１３はイメージデータを紙面等より読取り入
力するイメージスキャナ装置（以下、「スキャナ」とい
う）２３を制御し、ＤＰＭＩ　１へデータの転送を行な
うものである。プリンタ制御部は、ＤＰＭｌｌからデー
タを読み込み、イメージプリンタ装置（以下、「プリン
タ」という）２４にイメージデータを転送して紙面に印
刷出力する制御を行なうものである。

上記スキャナ制御部１３、プリンタ制御部１４は、イメ
ージデータ入出力用バス（以下、ｒｌ　１０バス」とい
う）２７に接続され、ＤＰＭｌｌとの間で高速データ転
送が可能になっている。また、イメージバス制御論理制
御部（以下、ｒｌＢＬｊという）１５は、システムバス
２５を経由して行われる他の機器・制御部とのデータの
授受をも含め、イメージデータにかかるこれら全てのデ
ータ転送を可能ならしめるもので、それらが並行して実
行されるべく、バスのアービトレーションを制御するで
あり、例えば第３図に示すような構成になっている。す
なわち、バスアービタ（ＡＲＢＴ）３Ｂの制御のもとに
、ゲート３６ａ〜３６ｇを開閉してＤＰＭＩ　１、イメ
ージ処理部１２、システムバス２５、または１１０バス
２６の間を相互に接続するものである。

次に、ＤＰＭＩ　１の詳細について第４図を参照しつつ
説明する。メモリ５０は、表示メモリＤＭとページメモ
リＰＭの２つの部分より構成され、イメージデータやコ
ードデータを記憶する。上記表示メモリＤＭはデュアル
ポートメモリにより構成され、シリアルボートＳＤより
ビデオデータの読み出しを行ない、表示部２２に表示す
るようになっている。また、上記ページメモリＰＭは、
汎用のＤＲＡＭ　（ダイナミックランダムアクセスメモ
リ）で構成され、１次元メモリとして扱うことができる
ようになっている。また、メモリ５０は２バンク構成と
なっており、偶数（ＥＶＥＮ）バンク（第１のアクセス
単位）と奇数（ＯＤ　Ｄ）バンク（第２のアクセス単位
）とに分けられている。

アドレス発生部５１は、メモリ５０にアクセスする際の
アドレスを発生するものである。このアドレス発生部５
１は、第５図に示すように、４系統の独立したアドレス
発生器７０，７１，７２゜７３を有しており、これらが
発生するアドレス、または、ＣＰＵ１からシステムバス
２５を介して送られてくるシステムアドレスの中から選
択を行なって出力することができる構成になっている。

上記アドレス発生器７０．７１，７２．７３は、それぞ
れ２次元のアドレス発生器であり、アフィン変換等のビ
ットアドレスを発生することができるものである。セレ
クタ７４はアドレス発生器７０．７１，７２．７３にお
いて発生された２次元アドレスとシステムアドレスとの
中から１つのアドレスを選択するものである。ここで選
択された２次元アドレスは、２次元−１次元変換器７５
、ウィンドウ信号発生器７６、及びアクセス幅制御部７
７に供給される。２次元−１次元変換器７５においては
、２次元アドレスを必要に応じて１次元アドレスに変換
する処理を行なう。すなわち、ＸアドレスをＸＡＤＳＹ
アドレスをＹＡＤ、Ｘ方向の走査幅をＸＷとすると、ｒ
ＸＷ＊ＹＡＤ十ＸＡＤＪで１次元アドレスを求めること
ができる。

また、ウィンドウ信号発生器７６においては、予めセッ
トされたウィンドウアドレスと比較を行なうことにより
、ウィンドウ信号、つまりウィンドウ内を表わすＷＮＤ
信号、ウィンドウの左端をアクセスしていることを示す
ＬＷＮＤ信号、ウィンドウの右端をアクセスしているこ
とを示すＲＷＮＤ信号を生成する。本実施例ではこのウ
ィンドウ信号を各チャンネルに対応じて２系統有してい
る。アクセス幅制御部７７は、生成されたアドレスに対
してアクセスするデータ幅を制御するものである。また
、セレクタ７８は２次元−１次元変換器７５からのアド
レスまたは１次元のシステムアドレスの選択を行なうも
のである。加算器７９は、メモリ５０を２つのバンクに
分割した際の片方のバンクに対して次のアドレスを与え
るためのアドレス計算を行う演算器である。そして、セ
レクタ８０は現アドレス、または加算器７９で計算した
メモリ５０の次のアドレスのいずれかを選択するもので
ある。

第４図に示すラッチ５６．６１は、それぞれ、アドレス
発生部５１からのアドレスのうち、メモリ５０の奇数バ
ンクのアドレスを記憶するラッチ５６と偶数バンクのア
ドレスを記憶するラッチ６１である。

データ処理部５２は、第６図に示すように構成されるも
ので、拡大、縮小、３項演算、クリッピング等のデータ
処理を行なう。また、この際、任意のビットアドレスか
らの１〜３２ビットあるいは、６４ビットのデータ処理
が可能である。ラッチ８８はメモリ５０から読みだされ
たデータを一時記憶するものであり、パターンＲＡＭ８
６はメモリ５０に描画するためのパターンを記憶するも
のである。このパターンＲＡＭ８６の内容は書換えが可
能となっている。データ処理ユニット８５は、データを
一時記憶するためのレジスタ、オフセットアドレスによ
ってデータのシフトを行なうバレルシフタ、拡大縮小処
理を行う拡大縮小部、及びデータの重み（ＬＳＢ−ＭＳ
Ｂ）を反転させる反転処理部（いずれも図示しない）等
から構成されている。また、ＡＬＵ８７は３項演算すな
わち、パターンＲＡＭ８６からのパターンデータと、デ
ータ処理ユニット８５からのソースデータと、メモリ５
０からのデータを記憶したラッチ８８からのディスティ
ネーションデータとの間で３項演算を行なうものである
。この３項演算の際、マスク処理部９０ではＡＬＵ８７
において演算を行なう部分と行なわない部分を区別する
ためのマスクを作成する。このマスク作成には、アドレ
ス発生部５１より入力されるオフセットアドレス、ウィ
ンドウ信号、アクセス幅により決定される。さらに、デ
ータ処理部５２においては塗りつぶしをサポートするた
めの境界検出部８９を備えている。

この境界検出部８９は、メモリ５０から入力されたデー
タに対して「１」あるいは「０」があるかどうかを検出
するものである。

第４図に示すシーケンサ５３はアドレス発生部５１、デ
ータ処理部５２、メモリ制御部５４のメモリアクセス時
の制御信号を発生する機能を持つ。

上記メモリ制御部５０は、メモリ５０の制御を行なうＲ
ＡＳ信号、ＣＡＳ信号、ＯＥ倍信号ＷＥ信号等を発生す
るものである。表示制御部１０は、上述したように、表
示部２２を制御するものであり、これから出力される表
示アドレスは、セレクタ５７．５８に供給される。そし
て、セレクタ５７．５８において、表示制御部１０から
のアドレスとアドレス発生部５１から供給されるアドレ
スとの内の１つが選択されてメモリ５０に供給される。

また、この表示制御部１０からのアドレスはカーソル制
御部５５に送られ、予めセットされたカーソルの位置情
報と比較することにより、表示部２２の適切な位置にカ
ーソルが表示される。

また、表示制御部１０から出力されるＨ３ＹＮＣ信号及
びＶＳＹＮＣ信号は、表示部２２において、同期信号と
して使用される。シフトレジスタ５９は、メモリ５０か
ら読みだされた表示データをシリアルデータに変換する
ものである。合成部６０は、メモリ５０からシフトレジ
スタ５９を経由して供給される表示データとカーソル制
御部５５から供給されるカーソルデータとの合成を行い
、表示部２２に表示を行なうものである。

次に、上記構成において、ＤＰＭＩＩの動作について、
周辺のハードウェアの動作をも含めて詳細に説明する。

ＤＰＭＩ　ｌ内のメモリ５０にアクセスする際は、全て
ＩＢＬ１５内のＡＲＢＴ３Ｂに対してアクセス要求（Ａ
ＣＣリクエスト）を出し、ＡＲＢＴ３３によってアービ
トレーションを行なうことにより、複数のアクセス要求
が競合した場合、１つのアクセス要求のみを選択するよ
うになっている。

ＡＲＢＴ３３により、アクセス許可か決定されると、シ
ーケンサコードがシーケンサ５３に供給され、シーケン
サ５３が動作を開始し、メモリ５０等の制御を行う。

本実施例では、ＤＰＭｌｌへのアクセスに関し、４種類
のアクセスを有している。すなわち、スキャナ２３及び
プリンタ２４からのアクセスであるＩＯアクセスと、Ｃ
ＰＵ１からのアクセスであるＣＰＵアクセスと、イメー
ジ処理部１２を用いてイメージ処理を行なう際のラスク
処理アクセスと、ＤＰＭＩ　ｌ内でのアクセスである内
部アクセスである。

以下、上記各アクセスについて説明する。スキャナ２３
からの画像入力に関する１０アクセスにおいては、ＣＰ
ＵＩは、先ず、関連する各モジュールに対してパラメー
タのセットを行なう。このとき、メモリ５０へ供給する
アドレスはアドレス発生部５１のアドレス発生器７０，
７１，７２゜７３の中の１つを使用する。スキャナ２３
が動作を開始すると、読み取ったデータはスキャナ制御
部１３に送られ、スキャナ制御部１３はこのデータ’Ｅ
−１１０バス２７のデータバス幅にして、ＡＲＢＴ３Ｂ
に対してＤＰＭＩ　１へのデータの書き込み要求を出す
。ＡＲＢＴ３Ｂは、他にアクセス要求がなければ、ゲー
ト３６ａの制御を行って、スキャナ制御部１３から１１
０バス２７を介して送られてくるスキャナ２３の読み取
りデータをＤＰＭＩ　１に供給し、同■ｊ７に、シーケ
ンサ５３にシーケンサコードを送る。これにより、シー
ケンサ５３はＤＰＭＩ　ｌ内のメモリ５０へのデータの
書き込み動作を開始する。すなわち、アドレス発生部５
１より該当するアドレスを選択し、奇数アドレス、偶数
アドレスに順次切り換えて、それぞれラッチ５６．６１
にラッチする。次に、セレクタ５７．５８はラッチ５６
．６１からのアドレスを選択してメモリ５０に供給する
。一方、データはデータ処理部５２においてデータ処理
が施され、メモリ５０に書き込まれる。このとき、メモ
リ５０に対する制御信号はメモリ制御部５４が発生する
。データの書き込みが終了すると、シーケンサ５３はＡ
ＲＢ７３３に対して終了を意味するアービタ制御信号を
出力し、さらに、ＡＲＢ７３３はスキャナ制御部１３に
終了信号を出力して、１回のデータ転送を終了する。こ
の動作を繰り返し実行することによりスキャナ２３で読
み取った１枚分の画像データをメモリ５０に記憶して入
力動作を終了する。

１０アクセスにおけるプリンタ２４への画像出力に関し
ては、ＣＰＵＩは、先ず、関連する各モジュールに対し
てパラメータのセットを行なう。

このとき、メモリ５０へ供給するアドレスは、アドレス
発生部５１のアドレス発生器７０，７１゜７２．７３の
中の１つを使用する。プリンタ２４が動作を開始すると
、プリンタ制御部１４は、ＩＩＯバス２７を通して、Ａ
ＲＢＴ３３に対してＤＰＭＩＩからの画像データの読み
出し要求を出す。ＡＲＢＴ３３は、他にアクセス要求が
なげれば、ゲート３６ａの制御を行うと同時に、シーケ
ンサ５３にシーケンサコードを送る。これにより、シー
ケンサ５３はＤＰＭＩ　ｌ内のメモリ５０から画像デー
タの読み出し動作を開始する。すなわち、アドレス発生
部５１より該当するアドレスを選択し、奇数アドレス、
偶数アドレスに順次切り換えて、それぞれラッチ５６．
６１にラッチする。次に、セレクタ５７．５８はラッチ
５６．６１からのアドレスを選択してメモリ５０に供給
する。−方、メモリ５０に対する制御信号をメモリ制御
部５４で生成し、メモリ５０がら画像データを読みだす
。読み出された画像データは、データ処理部５２におい
てデータ処理すなわち、シフト処理やマスク処理などが
行われゲー１３６ａを通してＩＩＯバス２７に出力され
る。シーケンサ５３はＡＲＢＴ３３に対して終了を意味
するアービタ制御信号を出力し、さらに、ＡＲＢＴ３３
はプリンタ制御部１４に終了信号を出力して、画像デー
タの読み出しが終了したことを伝える。これにより、プ
リンタ制御部１４は画像データを受取り、さらに、プリ
ンタ２４に出力して１回のデータ転送を終了する。この
動作を繰り返して１枚分の画像データをメモリ５０から
読み出し、プリンタ２４に出力することにより、プリン
タ２４への出力動作を終了する。

次に、ＣＰＵＩによるメモリ５０に対するアクセスにつ
いて説明する。ＣＰＵ１はシステムバス２５を経由して
、ＡＲＢＴ３３に対してＤＰＭｌｌ内のメモリ５０に対
する読み出しまたは書き込みのアクセス要求を出す。Ａ
ＲＢ７３３は、この要求に対して、他のＤＰＭｌｌへの
アクセス要求がなく、アービタにより許可されたならば
、ゲ−）−３６ａを制御し、さらに、シーケンサ５３に
対してＣＰυアクセスのシーケンサコードを出力する。

シーケンサ５３は、これにより、メモリ５０へのアクセ
スを開始する。ｃｐｕｉからのシステムアドレスはシス
テムバス２５を経由してＤＰＭＩ　１のアドレス発生部
５１に入力される。

このシステムアドレスは、アドレス発生部５１内のセレ
クタ７８．８０を経由して出力され、ラッチ５６．６１
にラッチされる。このラッチ５６．６１の出力は、セレ
クタ５７．５８を経由してメモリ５０に供給される。読
み出しの場合には、メモリ制御部５４からの制御信号に
よりメモリ５゜からデータが読み出され、データ処理部
５２、ゲー）３６ａ、システムバス２５を経由してＣＰ
ＵＩに送られる。また書き込みに関しては、ＣＰＵＩか
らのデータはシステムバス２５、ゲー）３６ａ、　デー
タ処理部５２を経由してメモリ５０に書き込まれる。上
記メモリ５ｏのデータ幅は６４ビット幅であるが、アド
レスの下αビットによりデータ処理部５２がデータの選
択を行なって、該当するデータのアクセスを行なう。な
お、書き込み時においては、メモリ制御部５４からライ
トイネフール（ＷＥ）信号を出力することにより書き込
み制御を行なっている。

次に、ラスク処理アクセスに関して、ここでは、イメー
ジ処理部１２を用いて画像の縮小処理を行なう場合につ
いて説明する。先ず、ＣＰＵＩにより使用する各モジュ
ールに対してパラメータのセットを行なう。本実施例に
関してはメモリ５０から読み出した画像データをＬＤＣ
３４（第３図参照）により縮小処理を行なって再びメモ
リ５０の別のアドレスに縮小処理した画像データを書き
込む処理を行なうため、アドレス発生部５１のアドレス
発生器７０，７１，７２．７３の中のを２個使用する。

処理が開始されると、先ず、ＬＤＣ３４は、ＡＲＢＴ３
Ｂに対しメモリ５０からの画像データの読み出し要求を
出す。ＡＲＢＴ３３はこれを受は付けると、シーケンサ
５３に外部読み出しアクセスのシーケンサコードを出力
し、これにより、メモリ５０から画像データが読み出さ
れてデータ処理部５２、ゲー）３６ａを経由してＬＤＣ
３４に入力され読み出し動作を終了する。

このとき、アドレスは２個のアドレス発生器のうちのソ
ース側のものを使用する。この読み出し動作を画像の数
ラインに亙っておこない、ＬＤＣ３４が補間処理を行な
うため設けられている図示しないラインバッファに記憶
する。ＬＤＣ３４のラインバッファに適当な数量の画像
データが記憶されると、ＬＤＣ３４は書き込み要求をＡ
ＲＢＴ３３に出力する。ＡＲＢＴ３３は外部書き込みア
クセスのシーケンサコードをシーケンサ５３に出力し、
書き込み動作が開始される。すなわち、アドレス発生部
５１のディスティネーション用のアドレス発生器を選択
し、ＬＤＣ３４から出力された縮小画像データをゲー）
３６ａ、データ処理部５２を経由してメモリ５０に書き
込みを行なう。

以上の処理を１画像分行なうことにより、動作を終了す
る。

次に、ＤＰＭ１１内の内部アクセスについて説明する。

内部アクセスに関しては複数種類のアクセスがある。す
なわち、データを別のアドレスに複写するコピーアクセ
ス、データの交換を行なうスワップアクセス、パターン
などの描画を行なう描画アクセスである。これらのアク
セスはすべてＤＰＭＩＩ内のシーケンサ５３によって制
御される。また、このときのアドレスはアドレス発生部
５１から得られ、コピーアクセス、スワップアクセスの
場合は、アドレス発生器７０，７１，７２゜７３の中の
２個を用いる。シーケンサ５３の内部にある内部シーケ
ンサにアクセスモードをセットすると、ＡＲＢＴ３３に
対して内部アクセスの要求を出す。これにより、ＡＲＢ
Ｔ３３が内部アクセスを受は付けると、シーケンサコー
ドをシーケンサ５３に供給し、シーケンサ５３はアドレ
ス発生部５１のアドレスを用いてメモリ５０のアクセス
を行い、また、データ処理部５２にてデータの処理を行
なう。ここで、アドレス発生部５１では単なる矩形領域
のアドレスの発生のみではなく、回転などのアフィン変
換アドレス、台形アドレスなどの発生が可能であり、こ
れらを用いたコピーアクセスなどを行うことができるよ
うになっている。

次に、本発明にかかるメモリアクセスについてさらに詳
細に説明する。

先ず、メモリ５０を２バンク構成としてアクセスする場
合について説明する。第７図はそのときのメモリ５０の
構成とアクセス部分（斜線部分）を示している。メモリ
５０は偶数バンク、奇数バンク両方ともデータ幅が３２
ビットの構成となっており、２次元のメモリ構成を考え
た場合、Ｘ方向の輻をＸＷとする。

アクセス■はビットアドレスがＡＤＯでデータのアクセ
ス幅ＡＣＷはＩ　Ｆ　＋ｂ　（添字の「１６」は１６進
法表記であることを示す）である。ここで、アクセス幅
ＡＣＷはアドレス発生部５１にセットするパラメータで
あり、実際のアクセス幅ＡＣＷは、ＩＦ＋６に「１」を
加えた値２０１６、すなわち３２ビットである。このア
クセス幅ＩＦ＋６はアドレス発生部５１のＡＣＷレジス
タ９１にセットされる（第１１図参照）。アクセス■は
ビットアドレスがＡＤＩでアクセス幅は１８１６である
。ここで、アクセス■はラインの最終アクセスであり、
このときのアクセス幅１８．６は最終アクセス幅ＡＣＷ
Ｅとしてアドレス発生部５１のＡＣＷＥレジスタ９２に
セットされる（第１１図参照）。

次に、この１ライン２回のメモリアクセス動作の詳細に
ついて第９図のタイミングチャートを参照して説明する
。シーケンサ５３によりアドレス発生部５１のチャンネ
ルＣＨ○が選択されると、アドレスＭＡＤにはＡＤＯが
出力される。このＡＤＯはビットアドレスであり、その
下位６ビットがオフセットアドレスとしてデータ処理部
５２に入力され、上位アドレスＡはラッチ５６．６１に
入力され、奇数アドレスのアドレスラッチクロックＯＬ
Ｔによりラッチ５６に一時記憶される。

次に、アドレスセレクト信号ＡＤＳＣをアドレス発生部
５１に入力し、偶数アドレスを発生させる。

このときの偶数アドレス発生回路を第１０図に示す。こ
れは第５図に示す加算器７９を詳図したものである。す
なわち、アドレス発生部５１内で生成されたアドレス（
ＡＤ３２９〜Ｏ）の上位２４ビット（ＡＤ５２９〜６）
を加算器７つの一方の入力端子に入力し、ＡＤＳ５がｒ
ｌＪの場合、加算器７９０において上位アドレスＡに「
１」を加算し、「０」の場合はそのまま出力する。すな
わち、ＡＤＳ５が「１」であることは奇数バンクをアク
セスしていることを意味しており、したがって、このと
き偶数アドレスとしては上位アドレスに「１」を加算し
たアドレスを使用する。本実施例においては、先ず、ア
クセス■に関してはＡＤＯは偶数バンクを示しており、
ＡＤＳ５は「０」であるため、奇数アドレスと同じＡＤ
Ｏがアドレス発生部５１より出力され上位アドレスＡが
ラッチクロックＥＬＴによりラッチ６１に一時記憶され
る。これにより、同じアドレスＡがセレクタ５７．５８
を経由してメモリ５０にｌＪｔ給される。一方、アクセ
ス幅はライン最終アクセス信号ＥＯＬＮが低レベルであ
るため、第１１図のＡＣＷレジスタ９１にセットされた
値が選択され、ＩＦ１６がアクセス幅としてデータ処理
部５２に入力される。このアクセス幅ＩＦ＋６とオフセ
ットアドレスによりデータ処理部５２のマスク処理部９
０においてマスクが生成され、ＡＬＵ８７においてアク
セス部分のみデータ処理が施されて、メモリ５０に書き
込まれる。同様にして、アクセス■においては、先ず、
奇数アドレスはビットアドレスＡＤＩの上位アドレスＡ
がラッチクロックＯＬＴによりラッチ５６に一時記憶さ
れ、次に、アドレスセレクト信号ＡＤＳＣで偶数アドレ
スに切り換えると、このとき、ＡＤＩは奇数バンクを示
しており、従って、オフセットアドレス（下位６ビット
）はそのままで、上位アドレスには「１」を加算したＦ
Ａ＋ＩＪのアドレスが出力されＥＬＴ信号によりラッチ
６１に一時記憶される。

したがって、奇数バンクにはアドレスＡが与えられ、偶
数バンクにはアドレスｒＡ＋ＩＪが与えられてメモリ５
０がアクセスされることになる。このときのアクセス幅
は、アドレス発生部５１からＥＯＬＮ信号が出力される
ため、第１１図のＡＣＷＥレジスタ９２にセットされた
アクセス幅が選択されデータ処理８５２に入力される。

データ処理部５２ではアクセス■の場合と同様に、マス
ク処理部９０においてマスクが作成され、ＡＬＵ８７に
おいてアクセス部分のみデータ処理が施されて、メモリ
５０にデータが書き込まれる。

このように、メモリ５０を２バンク構成として偶数バン
ク、奇数バンクに独立にアドレスを与えられるようにす
ることにより、任意のビットアドレスから１〜３２ビッ
トのデータアクセスを容易に行うことができ、さらに、
ライン最終アクセス幅が制御可能であるため、１ライン
のアクセス幅を任意に設定できるものとなっている。

次に、メモリを１バンクとして扱った場合の６４ビット
アクセスについて説明する。第１２図はメモリ５０を１
バンクとしてアクセスする際のメモリの状態を示す図で
ある。本実施例では３回のメモリアクセスを要する場合
について説明する。

先ず、最初のアクセス■におけるビットアドレスはＡＤ
Ｏであり、６４ビットアクセスにおいてはアドレスはア
ドレス発生部５１において６４ビット単位に発生するた
め、アクセス■、アクセス■のアドレスはそれぞれ、ｒ
ＡＤｌ−ＡＤＯ＋６４」、ｒＡＤ２−ＡＤＯ＋１２８Ｊ
というアドレスになる。先ず、アクセス■においては、
シーケンサ５３においてアドレスチャンネルはＣＨＩが
選択され、これによって、アドレス発生部５１からビッ
トアドレスＡＤＯが出力される。アドレスの下位６ビッ
トのオフセットアドレスはデータ処理部５２に入力され
、上位アドレスは第１３図に示すようなタイミングにて
ＥＬＴＳＯＬＴ信号のラッチクロックでラッチ５６．６
１にそれぞれ一時記憶される。この１バンクモードにお
いては、２バンクモ一ド時に用いていたアクセス幅は使
用せず、データ処理部５２においてＣＨＩは１バンクモ
ードであることが予めセットされているので、通常はア
クセス幅は３Ｆ１６すなわち、６４ビットアクセスとし
て扱う。アドレス発生部５１より１ラインの最初のアク
セスであることを示すラインスタート信号５ＯＬＮがデ
ータ処理部５２に供給されると、データ処理部５２のマ
スク処理部９０のＡＳＭレジスタ９５に予めセットされ
ているオフセットアドレスＡＳＭを使用してマスクを作
成し、第１２図に示すように、ＡＤＯから次の６４ビッ
トのワード境界までデータの書き込みを行う。

次に、アクセス■に関してはアドレス発生部５１からは
次のアドレスＡＤＩが生成され、上記と同様にしてメモ
リ５０に書き込みが行なわれる。しかしながら、アクセ
ス■の時は１ラインの最初のアクセスでも最終アクセス
でもなく、シたがって、５ＯＬＮＳＥＯＬＮ信号がディ
セーブルであるので、データ処理部５２ではアクセス幅
は６４ビットとして全ビットのアクセスを行なう。最後
に、アクセス■に関しては、ビットアドレスＡＤ２でメ
モリアクセスされるが、アクセス■はライン最終アクセ
スであるため、ＥＯＬＮ信号がイネーブルとなる。した
がって、データ処理部５２においてはマスク処理部９０
のＥＳＭレジスタ９６に予めセットされているオフセッ
トアドレスＥＳＭを使用してマスクを作成し、第１２図
に示すように、メモリワード境界アドレスｒＡ＋２Ｊか
ら「ＥＳＭ＋ＩＪビット幅でアクセスされる。このとき
のマスク処理部９０内における１バンクモ一ド時のライ
ン信号によるマスク生成部のブロック図を第１４図に示
す。

以上のように、１バンク構成時のアクセスデータ幅をＮ
とすると、任意のビットアドレスからのＮビットアクセ
スの際にはメモリを１バンク構成として扱うことにより
、アドレス生成が容易となり、また、高速でかつ比較的
簡単な制御にて処理が可能である。また、任意のビット
アドレスからの１〜Ｎ／２ビットのデータアクセスに関
しては２バンク構成をとることにより、データ処理を簡
単に行なうことができ、高速な処理が可能となる。

この２バンク構成時において必要となる偶数バンク用の
アドレス計算部をアドレス発生器に内蔵し、セレクタに
より奇数アドレスとの選択を可能とすることにより、１
つのメモリシステムにおいてｌバンク構成のビットマツ
プ処理にも２バンク構成のビットマツプ処理にも対応可
能となる。さらには、アクセス幅の制御、マスクの生成
により、任意のビットアドレスからのデータアクセスを
可能とし、また、１バンクモードにおいては大きな矩形
領域のアクセスを高速化し、２バンクモードでは複雑な
メモリアクセスを簡単な制御で行なうことができる。

また、ビットマツプメモリにおけるデータ処理がアクセ
スデータ幅に対して柔軟に対応できることにより処理に
応じて高速処理が可能となるだけでなく、アドレス発生
やデータ処理が容易となるまた、偶数バンク用のアドレ
ス計算部をアドレス発生器に内蔵した構成でＬＳＩ化す
ることにより、よりコンパクトで高性能なビットマツプ
メモリシステムを構築でき、ひいてはよりコンパクトで
高性能な画像情報処理装置を提供できる。

［発明の効果コ 以上説明したように本発明によれば、簡単な構成でより
高速かつ効率的なビットマツプ処理が可能な画像情報処
理装置を提供することができる。

【図面の簡単な説明】

第１図は画像情報処理装置の構成図、第２図はＣＰＵバ
ス制御論理制御部の構成を示す図、第３図はイメージバ
ス制御論理制御部の構成を示す図、第４図はイメージデ
ータを格納するメモリ部を示すブロック図、第５図はア
ドレス発生部の構成を示すブロック図、第６図はデータ
処理部の構成を示すブロック図、第７図は２バンク構成
時のメモリアクセスを説明するための図、第８図は２バ
ンク構成時のメモリのアクセスを示す図、第９図は２バ
ンク構成時のメモリアクセスを示すタイミングチャート
、第１０図は２バンク構成時に偶数バンクのメモリに対
して１を加算したアドレスを与えるためのアドレスを生
成する加算器を示す図、第１１図は２バンク構成時のア
クセス幅の制御部を示す図、第１２図は１バンク構成時
のメモリアクセスを説明するための図、第１３図は１バ
ンク（Ｊ・４成時のメモリアクセスを示すタイミングチ
ャート、第１４図は１バンク構成時のマスクを生成する
構成を示すブロック図である。 １・・・ＣＰＵ、２１・・・光ディスク（記憶媒体）、
２３・・・イメージスキャナ（入力装置）、２４・・・
イメージプリンタ装置（出力装置）、５ｏ・・・メモリ
（記憶手段）、５１・・・アドレス発生部（アドレス発
生手段、切替手段）、５２・・・データ処理部、７つ・
・・加算器（加算手段）、８ｏ・・・セレクタ（選択手
段）。

Claims (1)

1. 【特許請求の範囲】 入力装置で入力された画像情報を記憶媒体に記憶してお
   き、必要に応じて前記画像情報を記憶媒体から読み出し
   て出力する画像情報処理装置において、 アクセスデータ幅がＮ／２ビットである第１のアクセス
   単位とアクセスデータ幅がＮ／２ビットである第２のア
   クセス単位とにて成り、これら第１、第２のアクセス単
   位に同時にアクセスすることによりアクセスデータ幅が
   Ｎビットとなる前記画像情報を記憶する記憶手段と、 この記憶手段に供給するアドレスを発生するアドレス発
   生手段と、 このアドレス発生手段で発生されたアドレスをインクリ
   メントする加算手段と、 前記記憶手段へのアクセスが１ビット幅からＮ／２ビッ
   ト幅までのデータアクセスであるかＮビット幅のデータ
   アクセスであるかを切り替える切替手段と、 この切替手段が１ビット幅からＮ／２ビット幅までのデ
   ータアクセスに切り替えられた際、前記アドレス発生手
   段が発生するアドレスが前記第１のアクセス単位を指定
   している場合はそのアドレスを前記第１及び第２のアク
   セス単位に供給し、前記アドレス発生手段が発生するア
   ドレスが前記第２のアクセス単位を指定している場合は
   、そのアドレスを前記第２のアクセス単位に、前記加算
   手段によりインクリメントしたアドレスを前記第１のア
   クセス単位に供給し、前記切替手段がＮビット幅のデー
   タアクセスに切り替えられた際、前記アドレス発生手段
   が発生するアドレスを前記第１及び第２のアクセス単位
   に供給する制御手段とを具備したことを特徴とする画像
   情報処理装置。