JPH0451056B2 - - Google Patents
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- JPH0451056B2 JPH0451056B2 JP61010977A JP1097786A JPH0451056B2 JP H0451056 B2 JPH0451056 B2 JP H0451056B2 JP 61010977 A JP61010977 A JP 61010977A JP 1097786 A JP1097786 A JP 1097786A JP H0451056 B2 JPH0451056 B2 JP H0451056B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- lead
- film
- substrate
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 238000005476 soldering Methods 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体チツプの実装方法に関する。
（従来の技術）
従来、この種の技術として日本マイクロエレク
トロニクス協会編「IC化実装技術」（1980−１−
15）工業調査会p109−113に記載されるものがあ
る。この技術をを第２図を用いて説明する。第２
図は従来の実装方法を説明する分解図である。第
２図において、１はテープキヤリアフイルム、２
はテープキヤリアフイルム１を搬送するためのス
プロケツトホール、３はテープキヤリアフイルム
１から切断分離されるフイルムキヤリア、４はフ
イルムキヤリア３から外方に突出するように設け
られたもので銅細線に錫メツキを施してなるアウ
タリード、５はフイルムキヤリア３から内方に突
出するように設けられたもので銅細線に錫メツキ
を施してなるインナリード、６は金バンプ電極を
有するものでありこの金バンプ電極でインナリー
ド５に非晶接続される半導体チツプ、７は半導体
チツプ６等を搭載する基板、８は基板７上に形成
された回路パターンである。なおフイルムキヤリ
ア３とアウタリード４とインナリード５とでフイ
ルムリードフレーム（リードフレーム）が構成さ
れる。テープキヤリアフイルム１上には多数のリ
ードフレームが形成されており、まず半導体チツ
プ６とリードフレームのインナリード５とのボン
デイングが行なわれる。次いで、この半導体チツ
プ６に接続されたリードフレームはテープキヤリ
アフイルム１より切断分離され基板７の所定の位
置に搭載された後、リードフレームのアウタリー
ド４と基板７上の回路パターン８とのアウタリー
ドボンデイングが行なわれる。
トロニクス協会編「IC化実装技術」（1980−１−
15）工業調査会p109−113に記載されるものがあ
る。この技術をを第２図を用いて説明する。第２
図は従来の実装方法を説明する分解図である。第
２図において、１はテープキヤリアフイルム、２
はテープキヤリアフイルム１を搬送するためのス
プロケツトホール、３はテープキヤリアフイルム
１から切断分離されるフイルムキヤリア、４はフ
イルムキヤリア３から外方に突出するように設け
られたもので銅細線に錫メツキを施してなるアウ
タリード、５はフイルムキヤリア３から内方に突
出するように設けられたもので銅細線に錫メツキ
を施してなるインナリード、６は金バンプ電極を
有するものでありこの金バンプ電極でインナリー
ド５に非晶接続される半導体チツプ、７は半導体
チツプ６等を搭載する基板、８は基板７上に形成
された回路パターンである。なおフイルムキヤリ
ア３とアウタリード４とインナリード５とでフイ
ルムリードフレーム（リードフレーム）が構成さ
れる。テープキヤリアフイルム１上には多数のリ
ードフレームが形成されており、まず半導体チツ
プ６とリードフレームのインナリード５とのボン
デイングが行なわれる。次いで、この半導体チツ
プ６に接続されたリードフレームはテープキヤリ
アフイルム１より切断分離され基板７の所定の位
置に搭載された後、リードフレームのアウタリー
ド４と基板７上の回路パターン８とのアウタリー
ドボンデイングが行なわれる。
このようにして半導体チツプ６が基板７上に実
装された状態の断面図を第３図に示す。
装された状態の断面図を第３図に示す。
このように従来の実装方法はテープキヤリアフ
イルム１のリードフレームに半導体チツプをイン
ナリードボンデイングした後このリードフレーム
を切断し、その後基板上の回路パターンとアウタ
リードボンデイングして実装するものであつた。
イルム１のリードフレームに半導体チツプをイン
ナリードボンデイングした後このリードフレーム
を切断し、その後基板上の回路パターンとアウタ
リードボンデイングして実装するものであつた。
（発明が解決しようとする問題点）
しかしながら、従来の実装方法においては、高
価な金バンプ電極を形成した半導体チツプが必要
であり、さらにGaAs半導体チツプ等の機械的圧
力に脆い半導体チツプの場合インナリードボンデ
イング時の機械的圧力により半導体チツプに破損
が生じるという問題があつた。
価な金バンプ電極を形成した半導体チツプが必要
であり、さらにGaAs半導体チツプ等の機械的圧
力に脆い半導体チツプの場合インナリードボンデ
イング時の機械的圧力により半導体チツプに破損
が生じるという問題があつた。
本発明は上述の問題点を解決し、信頼性の高い
半導体チツプの実装方法を提供することを目的と
する。
半導体チツプの実装方法を提供することを目的と
する。
（問題点を解決するための手段）
本発明は上述の問題点を解決するために、フイ
ルムに保持されたアウタリード及びインナリード
を有するフイルムリードフレームを用いて基板に
搭載した半導体チツプの電気的接続を行なう半導
体チツプの実装方法において、インナリードは所
定形状に曲げ加工されたものを備えるフイルムリ
ードフレームを用い、前記基板上の回路パターン
と前記アウタリードとの位置合わせ並びに前記基
板上にダイスボンドされた前記半導体チツプの半
田バンプ電極と前記インナリードとの位置合わせ
を行ない、前記回路パターンと前記アウタリード
とをアウタリードボンデイングし、前記半田バン
プ電極と前記インナリードとをリフローソルダリ
ングにより接続するようにしたものである。
ルムに保持されたアウタリード及びインナリード
を有するフイルムリードフレームを用いて基板に
搭載した半導体チツプの電気的接続を行なう半導
体チツプの実装方法において、インナリードは所
定形状に曲げ加工されたものを備えるフイルムリ
ードフレームを用い、前記基板上の回路パターン
と前記アウタリードとの位置合わせ並びに前記基
板上にダイスボンドされた前記半導体チツプの半
田バンプ電極と前記インナリードとの位置合わせ
を行ない、前記回路パターンと前記アウタリード
とをアウタリードボンデイングし、前記半田バン
プ電極と前記インナリードとをリフローソルダリ
ングにより接続するようにしたものである。
（作用）
本発明によればフイルムリードフレームのイン
ナリードはバネ効果を有しており、接続時に半導
体チツプの半田バンプ電極に押圧しつつ当接する
ので、リフロールダリングにより信頼性の高い接
続が行なわれる。
ナリードはバネ効果を有しており、接続時に半導
体チツプの半田バンプ電極に押圧しつつ当接する
ので、リフロールダリングにより信頼性の高い接
続が行なわれる。
（実施例）
第１図は本発明の１実施例を説明する分解図で
ある。第１図において、１はテープキヤリアフイ
ルム、はテープキヤリアフイルム２を搬送するた
めのスプロケツトホイール、６は半導体チツプ、
７は半導体チツプ６等を搭載するセラツク等の基
板、８は基板７上に形成された回路パターン、９
は基板７上の半導体チツプ搭載位置に形成された
ダイパツド、１０は半導体チツプ６上に形成され
た半田バンプ電極、１１はフイルムリードフレー
ム（リードフレーム）であり、このリードフレー
ム１１はフイルムキヤリア１１ａ、フイルムキヤ
リア１１ａから外方に突出するように設けられた
アウタリード１１ｂ、フイルムキヤリア１１ａら
内方に突出するように設けられ所定の形状に曲げ
加工が施されたインナリード１１ｂからなつてい
る。テープキヤリアフイルム１上には多数のリー
ドフレーム１１が形成されている。
ある。第１図において、１はテープキヤリアフイ
ルム、はテープキヤリアフイルム２を搬送するた
めのスプロケツトホイール、６は半導体チツプ、
７は半導体チツプ６等を搭載するセラツク等の基
板、８は基板７上に形成された回路パターン、９
は基板７上の半導体チツプ搭載位置に形成された
ダイパツド、１０は半導体チツプ６上に形成され
た半田バンプ電極、１１はフイルムリードフレー
ム（リードフレーム）であり、このリードフレー
ム１１はフイルムキヤリア１１ａ、フイルムキヤ
リア１１ａから外方に突出するように設けられた
アウタリード１１ｂ、フイルムキヤリア１１ａら
内方に突出するように設けられ所定の形状に曲げ
加工が施されたインナリード１１ｂからなつてい
る。テープキヤリアフイルム１上には多数のリー
ドフレーム１１が形成されている。
次に第１図を用いて本実施例の実装方法につい
て説明する。まずテープキヤリアフイルム１から
リードフレーム１が切断分離される。一方基板７
のダイパツド９には半導体チツプ６がダイスボン
ドされる。次にリードフレーム１１のアウタリー
ド１１Ｂと回路パターン８との位置合わせ並びに
リードフレーム１１のインナリード１１ｃと半導
体チツプ６の半田バンプ電極１０との位置合わせ
を行なつた後、まずアウタリード１１ｂと回路パ
ターン８のアウタリードボンデイングを行なう。
この時、インナリード１１ｃは曲げ加工が施され
ているためその先端が各半田バンプ電極１０に対
しバネ効果により押圧しつつ当接している状態と
なつている。この状態で半田バンプ電極１０をリ
フローソルダリングすることによりインナリード
１１ｃと半田バンプ電極１０との接続が行なわれ
る。このようにして半導体チツプ６が基板７上に
実装された状態の断面図を第４図に示す。
て説明する。まずテープキヤリアフイルム１から
リードフレーム１が切断分離される。一方基板７
のダイパツド９には半導体チツプ６がダイスボン
ドされる。次にリードフレーム１１のアウタリー
ド１１Ｂと回路パターン８との位置合わせ並びに
リードフレーム１１のインナリード１１ｃと半導
体チツプ６の半田バンプ電極１０との位置合わせ
を行なつた後、まずアウタリード１１ｂと回路パ
ターン８のアウタリードボンデイングを行なう。
この時、インナリード１１ｃは曲げ加工が施され
ているためその先端が各半田バンプ電極１０に対
しバネ効果により押圧しつつ当接している状態と
なつている。この状態で半田バンプ電極１０をリ
フローソルダリングすることによりインナリード
１１ｃと半田バンプ電極１０との接続が行なわれ
る。このようにして半導体チツプ６が基板７上に
実装された状態の断面図を第４図に示す。
なお、上述の説明では半導体チツプ周辺に位置
する複数個の半田バンプ電極との接続について説
明したが、半導体チツプの内側に形成した電極に
対してもインナリード長を合わせれば本方法によ
つて自在に接続できることはいうまでもない。
する複数個の半田バンプ電極との接続について説
明したが、半導体チツプの内側に形成した電極に
対してもインナリード長を合わせれば本方法によ
つて自在に接続できることはいうまでもない。
（発明の効果）
以上、詳細に説明したように、本発明によれ
ば、適度なバネ効果を持たせるように曲げ加工さ
れたインナリードを有するリードフレームを用
い、まずリードフレームのアウタリードと基板上
の回路パターンとのアウタリードボンデイング
し、次いで基板上にダイスボンドされた半導体チ
ツプの半田バンプ電極とリードフレームのインナ
リードをリフローソルダリングにより接続してい
るため、バンプ電極は金バンプ電極に比べ低コス
トな半田バンプ電極でよい、機械的圧力に脆い半
導体チツプに対し信頼性の高い接続ができる、半
導体チツプをフエースアツプにダイスボンデイン
グすることで半導体チツプから発生する熱を基板
を通して放散できる等の効果を有する。
ば、適度なバネ効果を持たせるように曲げ加工さ
れたインナリードを有するリードフレームを用
い、まずリードフレームのアウタリードと基板上
の回路パターンとのアウタリードボンデイング
し、次いで基板上にダイスボンドされた半導体チ
ツプの半田バンプ電極とリードフレームのインナ
リードをリフローソルダリングにより接続してい
るため、バンプ電極は金バンプ電極に比べ低コス
トな半田バンプ電極でよい、機械的圧力に脆い半
導体チツプに対し信頼性の高い接続ができる、半
導体チツプをフエースアツプにダイスボンデイン
グすることで半導体チツプから発生する熱を基板
を通して放散できる等の効果を有する。
第１図は本発明の一実施例の半導体チツプの実
装方法を説明するための分解図、第２図は従来の
半導体チツプの実装方法を説明するための分解
図、第３図は従来の実装方法により半導体チツプ
を実装した状態を示す断面図、第４図は本発明の
実装方法により半導体チツプを実装した状態を示
す断面図である。 １……テープキヤリアフイルム、２……スプロ
ケツトホール、６……半導体チツプ、７……基
板、８……回路パターン、９……ダイパツド、１
０……半田バンプ電極、１１……リードフレー
ム、１１ａ……フイルムキヤリア、１１ｂ……ア
ウタリード、１１ｃ……インナリード。
装方法を説明するための分解図、第２図は従来の
半導体チツプの実装方法を説明するための分解
図、第３図は従来の実装方法により半導体チツプ
を実装した状態を示す断面図、第４図は本発明の
実装方法により半導体チツプを実装した状態を示
す断面図である。 １……テープキヤリアフイルム、２……スプロ
ケツトホール、６……半導体チツプ、７……基
板、８……回路パターン、９……ダイパツド、１
０……半田バンプ電極、１１……リードフレー
ム、１１ａ……フイルムキヤリア、１１ｂ……ア
ウタリード、１１ｃ……インナリード。
Claims (1)
- 【特許請求の範囲】 １ フイルムに保持されたアウタリード及びイン
ナリードを有するフイルムリードフレームを用い
て基板に搭載した半導体チツプの電気的接続を行
なう半導体チツプの実装方法において、 インナリードは所定形状に曲げ加工されたもの
を備えるフイルムリードフレームを用い、 前記基板上の回路パターンと前記アウタリード
との位置合わせ並びに前記基板上にダイスボンド
された前記半導体チツプの半田バンプ電極と前記
インナリードとの位置合わせを行ない、 前記回路パターンと前記アウタリードとをアウ
タリードボンデイングし、 前記半田バンプ電極と前記インナリードとをリ
フローソルダリングにより接続することを特徴と
する半導体チツプの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010977A JPS62171132A (ja) | 1986-01-23 | 1986-01-23 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010977A JPS62171132A (ja) | 1986-01-23 | 1986-01-23 | 半導体チップの実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171132A JPS62171132A (ja) | 1987-07-28 |
| JPH0451056B2 true JPH0451056B2 (ja) | 1992-08-18 |
Family
ID=11765220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010977A Granted JPS62171132A (ja) | 1986-01-23 | 1986-01-23 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171132A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102553A (ja) * | 1988-10-12 | 1990-04-16 | Nec Corp | 集積回路装置 |
| JPH02101538U (ja) * | 1989-01-30 | 1990-08-13 | ||
| JPH02252250A (ja) * | 1989-03-27 | 1990-10-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体チップ端子接続用フィルムおよび半導体チップ端子接続方法 |
| JPH0498843A (ja) * | 1990-08-16 | 1992-03-31 | Nec Corp | Ｌｓｉの実装方法 |
-
1986
- 1986-01-23 JP JP61010977A patent/JPS62171132A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171132A (ja) | 1987-07-28 |
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