KR0183718B1 - 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 - Google Patents
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Abstract
도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법에 관해 개시되어 있다. 구체적으로, 반도체 기판 상에 트랜치를 형성하는 단계; 상기 트랜치에 제1절연막 및 제1도전층을 순차적으로 형성하는 단계; 상기 제1도전층 전면에 상기 트랜치를 매립하면서 제2절연막을 형성하는 단계; 상기 제2절연막이 형성된 반도체 기판 전면을 평탄화시키는 단계; 상기 제1도전층 및 제2절연막 패턴의 전면에 제2도전층을 형성하는 단계; 상기 제2도전층 전면에 상기 트랜치 폭보다 작은 개구폭을 갖는 제3절연막 패턴을 형성하는 단계; 및 상기 개구의 제2도전층 전부와 그 아래의 제1도전층 일부만을 열산화시켜 임의의 형태의 도전성 물질을 포함하는 필드절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법이 개시되어 있다.
본 발명에 의하면, 반도체기판에 트랜치를 형성한 다음, SEPOX방법과 폴리싱을 이용하여 필드절연막을 형성하므로 필드절연막의 길이를 짧게 형성하여 반도체 디바이스의 고접적화를 달성할 수 있고, 스트레스를 완화할 수 있다. 또한 상기 필드절연막내에 형성된 요(凹)형 도전물질에 전압을 인가하므로서, 소자분리 효과를 더 높일 수 있다.
Description
제1a도 내지 제1c도는 종래 기술에 의한 locos법 소자분리구조 및 그 제조방법을 단계별로 나타내는 도면들이다.
제2a도 내지 제2e도는 종래 기술에 의한 sepox법 소자분리구조 및 그 제조방법을 단계별로 나타내는 도면들이다.
제3도는 본 발명에 의한 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 단면도이다.
제4a도 내지 제4f도는 본 발명에 의한 도전층을 포함하는 소자분리구조를 갖는 제조방법을 단계별로 나타내는 도면들이다.
* 도면의 주요부분에 대한 부호의 설명
50 : 반도체 기판 52 : 트랜치
54, 58 및 62 : 제1, 제2 및 제3절연막 56, 60 : 제1 및 제2도전층
56a : 요(凹)형 도전성 물질 64a : 필드절연막
본 발명은 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법에 관한 것으로서, 특히 소자분리를 위해 트랜치(trench), 선택적인 다결정 실리콘 산화(SEPOX) 및 폴리싱(Polishing) 기법을 함께 사용하는 반도체 장치의 제조방법에 관한 것이다.
반도체 디바이스가 고 집적화 되어감에 따라 디바이스를 구성하는 소자들간의 분리 문제가 심각하게 대두되고 있다. 현재의 반도체 제조방법에 있어서, 개별 디바이스간의 분리 방법은 대부분 로코스법(LOCal Oxide Silicon 이하, LOCOS라 한다)이나 선택적 다결정 실리콘 산화(SElective Polysilicon Oxidation 이하, SEPOX라 한다)법을 이용하고 있다 이와 같은 소자분리방법도 디바이스의 고 집적화가 이루어짐에 따라 일정한 한계가 드러나고 있다.
locos법의 경우 공정은 단순하지만, 버즈 비크(bird's beak)가 형성되어 산화막의 분리길이가 길어져서 활성영역의 전용면적을 감소시키고, 또한 필드산화 진행시 산화막의 가장자리에 열팽창계수의 차에 따른 스트레스가 집중되는 등의 문제가 발생한다.
SEPOX법의 경우 공정은 locos보다 더 복잡하지만 소자분리 길이가 짧아지는 등의 장점이 있다. 그러나 이 역시 소자분리 길이에는 한계가 있어, 고 집적화에는 무리가 있다.
트랜치법을 이용한 소자분리방법은 소자분리 간격을 locos나 sepox보다는 훨씬 좁게 형성할 수 있으나, 단차발생으로 인해 차후 형성되는 절연막이 얇아져서, 분리되어야 할 막이 접속되는 결과를 초래하기도 한다.
상술한 종래의 소자분리방법 중 locos와 sepox법을 첨부된 도면과 함께 간단히 설명한다.
제1a도 내지 제1c도는 종래 기술에 의한 locos 소자분리구조 및 그 제조방법을 단계별로 나타내는 도면들이다.
제1a도는 활성영역을 한정하는 단계를 나타낸다. 구체적으로, 반도체 기판(10) 상에 게이트 산화막(12)과 질화막(14)을 순차적으로 형성한다. 계속해서 상기 질화막(14) 전면에 포토레지스트를 도포한 다음 활성영역을 한정하도록 하는 포토레지스트 패턴(16)을 형성한다. 이 결과 질화막(14)의 전면에서 차후 필드 절연막이 형성될 부분은 그 표면이 노출된다. 반면 그 표면이 노출되지 않은 부분은 활성영역이다.
제1b도는 필드이온을 주입하는 단계를 나타낸다. 구체적으로, 상기 포토레지스트 패턴(제1a도의 16)을 식각마스크로 하여 상기 결과물 전면을 이방성 식각하면, 노출된 부분의 질화막이 제거되어 게이트 산화막(12)의 표면이 노출된다. 이 상태에서 질화막이 제거된 필드영역(18)에 채널 스톱 불순물을 이온 주입한다.
제1c도는 필드절연막을 형성하는 단계를 나타낸다. 구체적으로, 제1b도에서 포토레지스트 패턴(16)을 제거한 후 결과물을 산화시키면 필드영역(제1b도의 18)에 산화막(20)이 성장한다. 형성된 산화막(20)은 그 양단에 새 부리 모양의 버즈 비크를 갖는다. 이와 같은 버즈 비크가 형성된 부분은 원래 활성영역이므로 결과적으로 locos법을 이용한 소자분리방법은 활성영역의 전용면적을 감소시키는 결과가 된다.
제2a또 내지 제2e도는 종래 기술에 의한 sepox 소자분리구조 및 그 제조방법을 단계별로 나타내는 도면들이다.
제2a도는 필드영역(36)을 한정하는 단계를 나타낸다. 구체적으로, 반도체기판(26) 전면에 게이트 산화막(28), 다결정 실리콘막(30) 및 질화막(32)을 순차적으로 형성한다. 이어서, 질화막(32) 전면에 포토레지스트를 도포한 다음 패터닝한다. 포토레지스트 패턴(34)이 형성된 부분은 활성영역이고, 포토레지스트 패턴(34)이 제거된 부분은 필드영역(36)이고 차후 필드 절연막이 형성될 부분이다.
제2b도는 채널 스톱 불순물을 주입하는 단계를 나타낸다. 구체적으로, 제2a도의 결과물 전면을 이방성 식각하면, 포토레지스트 패턴(제2a도의 34)에 의해 노출된 질화막은 식각되고, 그 부분의 다결정 실리콘막(30)의 표면이 노출된다. 포토레지스트 패턴(제2a도의 34)을 제거한 후 채널스톱 불순물 형성을 위해 다결정실리콘막(30)의 노출된 부위에 반도체기판(26)과 같은 도전형의 도전성 불순물을 이온 주입한다.
제2c도는 필드영역에 필드 절연막(38)을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물을 산소 분위기에서 열처리하면 노출된 다결정 실리콘막(제2b도의 30)은 산화막(38)으로 전환된다. 산화막(38)은 양단이 활성영역쪽으로 반원형에 가깝게 형성된다. 질화막으로 덮혀있는 부분은 여전히 다결정 실리콘막(30a)으로 남아 있게 된다.
제2d도는 활성영역의 막질을 제거하는 단계를 나타낸다. 구체적으로, 제2c도의 결과물 전면을 이방성 식각하면, 필드절연막(38) 좌·우의 활성영역에 형성된 질화막 패턴(제2c도의 32a) 및 다결정 실리콘 패턴(제2c도의 30a)이 제거되고, 게이트 산화막(28)의 표면이 노출된다. 이방성 식각 결과 산화막(38)과 그 양단의 그늘부분에 식각으로부터 보호된 다결정 실리콘 조각(30b)이 남게 된다.
제2e도는 sepox형 필드 분리 구조를 완성하는 단계를 나타낸다. 구체적으로, 제2d도의 결과물을 산화시키면, 다결정 실리콘 조각(30b)이 산화되고, 산화막(제2d도의 38)은 그 양단의 버즈비크가 로코스법에 의해 형성된 것보다 짧은 필드절연막(38a)으로 형성된다.
종래 기술을 의한 소자분리방법은 상술한 바와 같이 필드절연막의 가장자리가 점점 얇아지고 길이가 길어진다(로코스법의 경우). 이것은 활성영역을 좁게 만들고 결과적으로 반도체 디바이스의 고 집적화에 장애가 된다. 또한 필드절연막의 가장자리는 그 두께의 얇음으로 인해 열처리를 실시할 경우 그 아래의 기판과의 열팽창계수 차이로 인해 심한 스트레스를 받는다.
본 발명의 목적은 상술한 문제점을 해결하기 위해 폴리싱(polishing)을 이용한 트랜치 및 sepox 구조의 도전층을 포함하는 소자분리구조를 구비하는 반도체 장치의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법은 반도체 기판 상에 트랜치를 형성하는 단계, 상기 트랜치에 제1절연막 및 제1도전층을 순차적으로 형성하는 단계, 상기 제1도전층 전면에 상기 트랜치를 매립하면서 제2절연막을 형성하는 단계, 상기 제2절연막이 형성된 반도체 기판 전면을 평탄화시키는 단계, 상기 제1도전층 및 제2절연막 패턴의 전면에 제2도전층을 형성하는 단계, 상기 제2도전층 전면에 상기 트랜치 폭보다 작은 개구폭을 갖는 제3절연막 패턴을 형성하는 단계 및 상기 개구의 제2도전층 전부와 그 아래의 제1도전층 일부만을 열산화시켜 임의의 형태의 도전성 물질을 포함하는 필드 절연막을 형성하는 단계를 포함한다.
상기 제1절연막은 게이트 산화막이다. 상기 제1 및 제2절연막은 같은 물질로 구성된다. 또한 상기 제1 및 제2도전층은 같은 물질로서 구성된다. 그리고 상기 도전성 물질은 상기 제1도전층이고 여기에는 외부에서 네가티브(negative) 전압이 인가된다. 이렇게 하여 필드절연막의 소자 분리 효과를 더 높일 수 있다. 제3절연막은 질화막으로 구성한다.
본 발명은 필드절연막의 가장자리 부분의 길이를 최소화 하므로서, 반도체 디바이스의 고 집적화를 달성할 수 있고 도전성 물질에 전압을 인가함으로써, 소자 분리 효과를 더 높일 수 있다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다.
제3도는 본 발명에 의한 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 단면도이다. 구체적으로, 반도체 기판(50)에 트랜치(52)가 형성되어 있고, 상기 트랜치(52)에 요(凹)형 도전층을 내부에 갖는 산화막이 채워져 있다. 상기 요(凹)형 도전층에는 외부에서 음(-)의 전압이 인가되어 소자분리구조의 좁음을 보상한다. 상기와 같이 구성되는 소자분리구조의 제조방법을 아래에 상세하게 기술한다.
제4a도 내지 제4f도는 본 발명에 의한 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법을 단계별로 나타내는 도면들이다.
제4a도는 도전층과 절연막을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(50) 상에 트랜치(52)를 형성한다. 상기 반도체기판(50) 전면에 제1절연막(54) 및 제2도전층(56)을 순차적으로 형성한다. 계속해서 제1도전층(56)으로 형성한 후 남아 있는 트랜치(57)를 채우면서 상기 제1도전층(58) 전면에 제2절연막(58)을 형성한다. 상기 제1절연막(54), 제1도전층(56) 및 제2절연막(58)의 두께는 각각 차후 폴리싱할 두께를 고려하여 충분히 두껍게 증착한다. 특히 상기 제2절연막(58)의 경우는 트랜치(57)로 파진 홈을 매울 수 있는 충분한 두께로 형성해야 한다. 또한 상기 제1도전층(56)은 다결정 실리콘을 사용하여 형성하고, 차후 필드 절연막내에 요(凹)형으로 남는다.
제4b도는 제2도전층(60)을 형성하는 단계를 나타낸다. 구체적으로, 그 과정을 설명하면 상기 결과물 전면을 제한선(제4a도의 A-A')까지 폴리싱한다. 폴리싱 결과 상기 제2절연막(제4a도의 58)은 상기 제2도전막(56)의 트랜치(57)를 제외한 전면에서 제거된다. 계속해서 상기 제1도전층(56) 전면과 상기 제2절연막 패턴(58a)의 전면에 제2도전층(60)을 형성한다. 이 때, 형성하는 다결정 실리콘의 두께는 추후 자기정렬(self align)에 필요한 산화막의 두께를 고려하여 형성한다. 또한 제2도전층(60)은 제1도전층(56)과 마찬가지로 다결정 실리콘을 사용하여 형성한다.
제4c도는 제3절연막 패턴(62)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2도전층(60) 전면에 제3절연막을 형성한 다음, 이방성 식각하여 상기 트랜치(52)의 폭보다 작은 범위내에서 임의의 폭이 제거된 제3절연막 패턴(62)을 형성한다. 이렇게 형성된 상기 제3절연막 패턴(62)은 활성영역을 한정하며, 나이트라이드를 사용하여 형성한다. 따라서 상기 제3절연막 패턴(62)의 상기 제2도전층(60)이 노출된 부분은 필드영역이고, 상기 트랜치(52)의 폭보다 짧다. 이렇게 필드영역을 트랜치(52)의 폭보다 짧게 형성하므로서, 차후 형성할 필드절연막의 가장자리 부분의 세편을 최소화하여 반도체 디바이스의 고 집적화를 이룰 수 있다.
제4d도는 산화막(64)을 형성시키는 단계를 나타낸다. 구체적으로, 상기 결과물을 산소분위기에서 열을 가하여 산화시키면 상기 제3절연막 패턴(62)에 의해 노출된 부분의 상기 제2도전층(제4c도의 60)은 산화되어 산화막(64)으로 전환되고 상기 활성영역 상에 형성된 부분(60a)은 산화되지 않는다. 물론 이 때, 그 아래의 제1도전층(제4c도의 56)도 일부분 영향을 받아 산화막으로 전환되며 산화되지 않는 부분은 트랜치내의 요(凹)형 부분(56b)과 상기 활성영역 상에 형성된 부분(56a)이다. 상기 제1도전층의 요(凹)형 부분(56b)에는 네가티브(negative) 전압이 인가되어 차후 형성될 필드절연막의 소자분리 역할에 일조를 하게 된다. 결국 상기 산화막(64)은 상기 제2도전층(제4c도의 60)과 상기 제1도전층(제4c도의 56a)의 노출된 부분의 산화와 상기 제2절연막 패턴(제4c도의 58a)으로 형성된 것이다. 상기 산화막(64)의 형성으로 인해 상기 제3절연막 패턴(62)의 상기 산화막(64)과 접한 가장자리는 산화막의 확장에 의해 약간 들려지게 된다.
제4e도는 산화막(64) 둘레의 활성영역의 반도체기판(50) 상에 형성된 막질을 제거하는 단계로서, 그 구체적인 과정은 다음과 같다. 먼저, 제3절연막 패턴(62)을 스트립한 다음, 그 결과물 전면을 상기 반도체기판(50)을 종말점으로 하여 이방성 식각한다. 식각 결과 상기 산화막(64) 가장자리에 접하고 상기 반도체기판(50)과 수직한 면 밖의 상기 반도체기판(50) 상에 형성된 막질들이 제거된다. 그러나 상기 수직한 면내의 상기 산화막(64)의 가장자리 부분과 그 아래 상기 반도체기판(50)과의 사이에는 상기 제1도전층의 잔존물(56c)이 남게 된다.
제4f도는 필드절연막(64a)을 완성하는 단계를 나타낸다. 구체적으로, 상기 결과물에서 상기 제1도전층의 잔존물(제4e도의 56c)을 산화시킨다. 이 결과 도시된 바와 같이 상기 필드절연막(64a)의 가장자리부분은 짧고 완만한 경사를 갖는다. 상기 필드절연막의 짧은 가장자리의 길이는 열공정시 상기 반도체기판(50)과의 열팽창계수 차이에 의한 스트레스를 완화할 수 있다.
이상, 본 발명은 반도체기판에 트랜치를 형성한 다음, SEPOX 방법과 폴리싱을 이용하여 필드절연막을 형성하므로 필드절연막의 길이를 짧게 형성하여 반도체 디바이스의 고 집적화를 달성할 수 있고, 스트레스를 완화할 수 있다. 또한 상기 필드절연막내에 형성된 요(凹)형 도전물질에 전압을 인가하므로서, 소자분리 효과를 더 높일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.
Claims (8)
- 반도체기판 상에 트랜치를 형성하는 단계; 상기 트랜치에 제1절연막 및 제1도전층을 순차적으로 형성하는 단계; 상기 제1도전층 전면에 상기 트랜치를 매립하면서 제2절연막을 형성하는 단계; 상기 제2절연막이 형성된 반도체기판 전면을 평탄화시키는 단계; 상기 제1도전층 및 제2절연막 패턴의 전면에 제2도전층을 형성하는 단계; 상기 제2도전층 전면에 상기 트랜치 폭보다 작은 개구폭을 갖는 제3절연막 패턴을 형성하는 단계; 및 상기 개구의 제2도전층 전부와 그 아래의 제1도전층 일부만을 열산화시켜 임의의 형태의 도전성 물질을 포함하는 필드절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2절연막 및 제1도전층은 폴리싱(polishing)기법을 사용하여 제거하는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제3절연막은 질화막을 사용하여 형성하는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2도전층은 다결정 실리콘을 사용하여 형성하는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 필드절연막내에 형성된 도전성 물질은 요(凹)형으로 형성되는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 필드절연막은 상기 제2절연막 패턴을 포함하는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 필드절연막은 열산화막을 사용하여 형성하는 것을 특징으로 하는 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2절연막은 산화막(oxide)을 사용하여 형성하는 것을 특징으로 도전층을 포함하는 소자분리구조를 갖는 반도체 장치의 제조방법.
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