JPH04372030A - プロセッサのメモリアクセス方式 - Google Patents
プロセッサのメモリアクセス方式Info
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- JPH04372030A JPH04372030A JP3149134A JP14913491A JPH04372030A JP H04372030 A JPH04372030 A JP H04372030A JP 3149134 A JP3149134 A JP 3149134A JP 14913491 A JP14913491 A JP 14913491A JP H04372030 A JPH04372030 A JP H04372030A
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- memory
- memory bank
- bank
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- 238000000034 method Methods 0.000 claims description 20
- 101150076031 RAS1 gene Proteins 0.000 description 19
- 238000010586 diagram Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 7
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 4
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 4
- 102100040489 DNA damage-regulated autophagy modulator protein 2 Human genes 0.000 description 2
- 101000968012 Homo sapiens DNA damage-regulated autophagy modulator protein 2 Proteins 0.000 description 2
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アドレスラッチ機能を
有するメモリ素子にアドバンスド・アドレス・モードを
用いて連続アクセスするときのプロセッサのメモリアク
セス方式に関する。
有するメモリ素子にアドバンスド・アドレス・モードを
用いて連続アクセスするときのプロセッサのメモリアク
セス方式に関する。
【０００２】
【従来の技術】近年のプロセッサ（以下ＣＰＵと呼称す
る）の主流である３２ビットＣＰＵでは、高速データ転
送を行うため、通常モードのほか、アドバンスド・アド
レス・モード（以下アドバンスド・モードと略称する）
を備えている。
る）の主流である３２ビットＣＰＵでは、高速データ転
送を行うため、通常モードのほか、アドバンスド・アド
レス・モード（以下アドバンスド・モードと略称する）
を備えている。
【０００３】アドバンスド・モードについては、本発明
者による特願平１−２７３１８１号明細書および特願平
１−２８０３３２号明細書に詳細に記載されているが、
要するに、アドレス出力を１クロック早く出力して前回
のバスサイクルとのオーバーラップを行うもので、ＣＰ
Ｕはこの機能により外部でのバスサイクルのパイプライ
ン化が可能になり、アクセスタイム３クロック、サイク
ルタイム２クロックのバスサイクルを実現し、メモリア
クセスを高速化している。
者による特願平１−２７３１８１号明細書および特願平
１−２８０３３２号明細書に詳細に記載されているが、
要するに、アドレス出力を１クロック早く出力して前回
のバスサイクルとのオーバーラップを行うもので、ＣＰ
Ｕはこの機能により外部でのバスサイクルのパイプライ
ン化が可能になり、アクセスタイム３クロック、サイク
ルタイム２クロックのバスサイクルを実現し、メモリア
クセスを高速化している。
【０００４】図５はアドバンスド・モードを用いた従来
のメモリアクセス方式を実行するための回路構成図であ
り、１０はＣＰＵ、１１はデコーダ、１２は内部にアド
レスラッチ機能を有するメモリ素子（ＤＲＡＭ）、１３
は内部にアドレスラッチ機能のないメモリ素子（ＲＯＭ
）、１４はＤＲＡＭ１２の制御手段たるＤＲＡＭコント
ローラである。
のメモリアクセス方式を実行するための回路構成図であ
り、１０はＣＰＵ、１１はデコーダ、１２は内部にアド
レスラッチ機能を有するメモリ素子（ＤＲＡＭ）、１３
は内部にアドレスラッチ機能のないメモリ素子（ＲＯＭ
）、１４はＤＲＡＭ１２の制御手段たるＤＲＡＭコント
ローラである。
【０００５】ＣＰＵ１０にはデコーダ１１からＡＤＡＥ
Ｎ信号が入力されており、このＡＤＡＥＮ信号がＨｉｇ
ｈレベル（以下”Ｈ”と略して表現する）のときは通常
モード、Ｌｏｗレベル（以下”Ｌ”と略して表現する）
のときはアドバンスド・モードになる。
Ｎ信号が入力されており、このＡＤＡＥＮ信号がＨｉｇ
ｈレベル（以下”Ｈ”と略して表現する）のときは通常
モード、Ｌｏｗレベル（以下”Ｌ”と略して表現する）
のときはアドバンスド・モードになる。
【０００６】図６は上記回路によるメモリアクセスタイ
ミング図であり、（ａ）は通常モードの場合、（ｂ）は
アドバンスド・モードの場合を示している。これらの図
を参照すると、例えばＤＲＡＭとＲＯＭとに連続してア
クセスするような場合、通常モードでは４クロック＋４
クロックで合計８クロックかかるのに対し、アドバンス
ド・モードでは４クロック＋２クロックの合計６クロッ
クで済み、結局、２クロック分アクセスタイムが短くな
ることがわかる。
ミング図であり、（ａ）は通常モードの場合、（ｂ）は
アドバンスド・モードの場合を示している。これらの図
を参照すると、例えばＤＲＡＭとＲＯＭとに連続してア
クセスするような場合、通常モードでは４クロック＋４
クロックで合計８クロックかかるのに対し、アドバンス
ド・モードでは４クロック＋２クロックの合計６クロッ
クで済み、結局、２クロック分アクセスタイムが短くな
ることがわかる。
【０００７】
【発明が解決しようとする課題】このように、ＤＲＡＭ
アクセスとＲＯＭアクセスとが連続する場合にアドバン
スド・モードの効果が発揮されるのであるが、例えばＤ
ＲＡＭアクセスが連続する場合には問題がある。ＤＲＡ
Ｍアクセスでは、ＲＡＳ信号のパルス幅とＲＡＳプリチ
ャージ時間とを合計した規定時間を確保しなければなら
ず、これを満足するようにＲＡＳ，ＣＡＳジェネレータ
を構成する必要がある。ちなみに、８０［ｎｓ］のＤＲ
ＡＭでは、ＲＡＳ信号のパルス幅が８０［ｎｓ］、ＲＡ
Ｓプリチャージ時間が７０［ｎｓ］となる。
アクセスとＲＯＭアクセスとが連続する場合にアドバン
スド・モードの効果が発揮されるのであるが、例えばＤ
ＲＡＭアクセスが連続する場合には問題がある。ＤＲＡ
Ｍアクセスでは、ＲＡＳ信号のパルス幅とＲＡＳプリチ
ャージ時間とを合計した規定時間を確保しなければなら
ず、これを満足するようにＲＡＳ，ＣＡＳジェネレータ
を構成する必要がある。ちなみに、８０［ｎｓ］のＤＲ
ＡＭでは、ＲＡＳ信号のパルス幅が８０［ｎｓ］、ＲＡ
Ｓプリチャージ時間が７０［ｎｓ］となる。
【０００８】図７はアドバンスド・モードでＤＲＡＭア
クセスが連続した場合のタイミング図である。この図を
参照すると、ＤＲＡＭサイクル（１）の実行中にＤＲＡ
Ｍサイクル（２）のＡｄｄｒｅｓｓ信号が出力され、Ｄ
ＲＡＭサイクル（２）のＤＲＡＭ信号（セレクト信号：
斜線部）が出力される。ＤＲＡＭサイクル（２）はこの
ＤＲＡＭ信号が出た時点から次のアクセスを開始できる
が、ＲＡＳ信号のパルス幅、ＲＡＳプリチャージ時間を
確保するまで次のサイクルに入れない。そしてＲＡＳ信
号のパルス幅、ＲＡＳプリチャージ時間を確保した後に
ＤＲＡＭサイクル（２）を開始すると、実質４クロック
づつかかり、アドバンスド・モードのメリットが生かさ
れない。
クセスが連続した場合のタイミング図である。この図を
参照すると、ＤＲＡＭサイクル（１）の実行中にＤＲＡ
Ｍサイクル（２）のＡｄｄｒｅｓｓ信号が出力され、Ｄ
ＲＡＭサイクル（２）のＤＲＡＭ信号（セレクト信号：
斜線部）が出力される。ＤＲＡＭサイクル（２）はこの
ＤＲＡＭ信号が出た時点から次のアクセスを開始できる
が、ＲＡＳ信号のパルス幅、ＲＡＳプリチャージ時間を
確保するまで次のサイクルに入れない。そしてＲＡＳ信
号のパルス幅、ＲＡＳプリチャージ時間を確保した後に
ＤＲＡＭサイクル（２）を開始すると、実質４クロック
づつかかり、アドバンスド・モードのメリットが生かさ
れない。
【０００９】実際にアプリケーションプログラムを実行
する場合は、ＤＲＡＭアクセスとＲＯＭアクセスとが連
続する機会よりもＤＲＡＭアクセスが連続する機会の方
が遥かに多いので、従来のメモリアクセス方式では、ア
ドバンスド・モードを用いるメリットが極めて少なかっ
た。本発明はかかる課題に鑑みて創案されたものであり
、その目的とするところは、ＲＡＳプリチャージ時間の
無駄を省き、アドバンスド・モードの利点を最大限に活
用してＣＰＵのパフォーマンスを向上し得るメモリアク
セス方式を提供することにある。
する場合は、ＤＲＡＭアクセスとＲＯＭアクセスとが連
続する機会よりもＤＲＡＭアクセスが連続する機会の方
が遥かに多いので、従来のメモリアクセス方式では、ア
ドバンスド・モードを用いるメリットが極めて少なかっ
た。本発明はかかる課題に鑑みて創案されたものであり
、その目的とするところは、ＲＡＳプリチャージ時間の
無駄を省き、アドバンスド・モードの利点を最大限に活
用してＣＰＵのパフォーマンスを向上し得るメモリアク
セス方式を提供することにある。
【００１０】
【課題を解決するための手段および作用】上記目的を達
成するための本発明の構成は、アドレス出力を１クロッ
ク早く出力して前回のバスサイクルとのオーバーラップ
を行うアドバンスド・アドレス・モードを用い、アドレ
スラッチ機能を有するメモリ素子へのアクセスを所定の
プリチャージ時間毎に連続して行うＣＰＵのメモリアク
セス方式であって、前記メモリ素子と該メモリ素子を制
御する制御手段とからなるメモリバンクを二バンクのイ
ンターリーブ構成とし、前記ＣＰＵが一方のメモリバン
クにリードアクセスしているときは他方のメモリバンク
が前記プリチャージ時間を確保して次回のバスサイクル
におけるアクセス準備を整え、一方のメモリバンクへの
リードアクセスが終了する前に他方のメモリバンクへの
リードアクセスを開始させるようにしたことを特徴とす
る。
成するための本発明の構成は、アドレス出力を１クロッ
ク早く出力して前回のバスサイクルとのオーバーラップ
を行うアドバンスド・アドレス・モードを用い、アドレ
スラッチ機能を有するメモリ素子へのアクセスを所定の
プリチャージ時間毎に連続して行うＣＰＵのメモリアク
セス方式であって、前記メモリ素子と該メモリ素子を制
御する制御手段とからなるメモリバンクを二バンクのイ
ンターリーブ構成とし、前記ＣＰＵが一方のメモリバン
クにリードアクセスしているときは他方のメモリバンク
が前記プリチャージ時間を確保して次回のバスサイクル
におけるアクセス準備を整え、一方のメモリバンクへの
リードアクセスが終了する前に他方のメモリバンクへの
リードアクセスを開始させるようにしたことを特徴とす
る。
【００１１】また、上記目的を達成するための本発明の
構成は、前記メモリバンクの各々に、他バンクのアクセ
ス状態を監視するとともに当該アクセスの終了時刻を予
測してその時刻が経過するまで自バンクのアクセスタイ
ミングを待機させる待機手段を設け、一方のメモリバン
クがライトアクセス中であり、且つ、前記ＣＰＵのライ
トアクセスが連続するときは、前記待機手段により他方
のメモリバンクを待機させ、一方のメモリバンクのライ
トアクセス終了時刻以後に他方のメモリバンクのライト
アクセスを開始するようにしたことを特徴とする。
構成は、前記メモリバンクの各々に、他バンクのアクセ
ス状態を監視するとともに当該アクセスの終了時刻を予
測してその時刻が経過するまで自バンクのアクセスタイ
ミングを待機させる待機手段を設け、一方のメモリバン
クがライトアクセス中であり、且つ、前記ＣＰＵのライ
トアクセスが連続するときは、前記待機手段により他方
のメモリバンクを待機させ、一方のメモリバンクのライ
トアクセス終了時刻以後に他方のメモリバンクのライト
アクセスを開始するようにしたことを特徴とする。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。なお、本発明はアドバンスド・モードを利
用した従来のメモリアクセス方式を改良したものなので
、従来と同一構成、同一機能の部品については同一名称
、同一符号を付してその説明を省略する。
に説明する。なお、本発明はアドバンスド・モードを利
用した従来のメモリアクセス方式を改良したものなので
、従来と同一構成、同一機能の部品については同一名称
、同一符号を付してその説明を省略する。
【００１３】図１は本発明のメモリアクセス方式を実行
するための回路構成例を示した図である。この図に示す
ように、本実施例ではＣＰＵ１０がアクセスするメモリ
構成を、０，８，１０，１８・・・番地（アドレス）の
バンク０と、４，Ｃ，１４，１Ｃ・・・番地（アドレス
）のバンク１からなる二バンクのインターリーブ構成と
したものである。
するための回路構成例を示した図である。この図に示す
ように、本実施例ではＣＰＵ１０がアクセスするメモリ
構成を、０，８，１０，１８・・・番地（アドレス）の
バンク０と、４，Ｃ，１４，１Ｃ・・・番地（アドレス
）のバンク１からなる二バンクのインターリーブ構成と
したものである。
【００１４】具体的には、バンク０に対応する部品とし
て、第一のＤＲＡＭ２と該第一のＤＲＡＭ２の制御手段
たる第一のＤＲＡＭコントローラ３とを設け、また、バ
ンク１に対応する部品として、第二のＤＲＡＭ４と該第
二のＤＲＡＭ４の制御手段たる第二のコントローラ５と
を設けている。バンク０およびバンク１は、また、図示
を省略した各々独立のＲＡＳ，ＣＡＳジェネレータと、
各々別々のセレクト信号ＤＲＡＭ０、ＤＲＡＭ１をもっ
ている。
て、第一のＤＲＡＭ２と該第一のＤＲＡＭ２の制御手段
たる第一のＤＲＡＭコントローラ３とを設け、また、バ
ンク１に対応する部品として、第二のＤＲＡＭ４と該第
二のＤＲＡＭ４の制御手段たる第二のコントローラ５と
を設けている。バンク０およびバンク１は、また、図示
を省略した各々独立のＲＡＳ，ＣＡＳジェネレータと、
各々別々のセレクト信号ＤＲＡＭ０、ＤＲＡＭ１をもっ
ている。
【００１５】このような回路構成でアドバンスド・モー
ドを備えたＣＰＵ１０からＤＲＡＭ連続リードサイクル
を行う場合のメモリアクセスタイミングを図２に示す。 この図を参照すると、ＣＰＵ１０がアドバンスド・モー
ドで動作しているときは、バンク０のＤＲＡＭアクセス
中に、次のバス・サイクルであるバンク１のＤＲＡＭア
クセスのアドレスが出力され、ＤＲＡＭ１信号が出力さ
れる。これにより、第一のＤＲＡＭ２へのアクセス中に
アドレスデコードを終了させ、第二のＤＲＡＭ４へのア
クセスをスタートさせることができる。このため、図５
に示した従来の回路例では４クロック＋４クロック＋４
クロック＋４クロックかかっていたものが図４の回路構
成にすることで４クロック＋２クロック＋３クロック＋
２クロックで済むようになり、アドバンスド・モードの
アドレス先出し機能を最大限に活用してＣＰＵ１０のパ
フォーマンスを大幅に向上させることができる。
ドを備えたＣＰＵ１０からＤＲＡＭ連続リードサイクル
を行う場合のメモリアクセスタイミングを図２に示す。 この図を参照すると、ＣＰＵ１０がアドバンスド・モー
ドで動作しているときは、バンク０のＤＲＡＭアクセス
中に、次のバス・サイクルであるバンク１のＤＲＡＭア
クセスのアドレスが出力され、ＤＲＡＭ１信号が出力さ
れる。これにより、第一のＤＲＡＭ２へのアクセス中に
アドレスデコードを終了させ、第二のＤＲＡＭ４へのア
クセスをスタートさせることができる。このため、図５
に示した従来の回路例では４クロック＋４クロック＋４
クロック＋４クロックかかっていたものが図４の回路構
成にすることで４クロック＋２クロック＋３クロック＋
２クロックで済むようになり、アドバンスド・モードの
アドレス先出し機能を最大限に活用してＣＰＵ１０のパ
フォーマンスを大幅に向上させることができる。
【００１６】次にアドバンスド・モードでの連続ライト
サイクルの場合について説明する。ライトサイクルのと
き、ＣＰＵ１０はライトデータをＴ１Ａのクロックの立
ち下がりのタイミングで出力し、各ＤＲＡＭ２，４はＣ
ＡＳ０信号，ＣＡＳ１信号の立ち下がりでこのライトデ
ータを取り込む。したがって図２のタイミングでライト
処理を行うとＤＲＡＭ２，４の書き込み時にはＣＰＵ１
０のライトデータは確定しておらず、当該処理は失敗す
る。このため、ライトサイクルではＣＡＳ０信号および
ＣＡＳ１信号の立ち下がりにＣＰＵ１０のライトデータ
が確定するようＲＡＳ、ＣＡＳジェネレータを待機させ
なくてはならない。
サイクルの場合について説明する。ライトサイクルのと
き、ＣＰＵ１０はライトデータをＴ１Ａのクロックの立
ち下がりのタイミングで出力し、各ＤＲＡＭ２，４はＣ
ＡＳ０信号，ＣＡＳ１信号の立ち下がりでこのライトデ
ータを取り込む。したがって図２のタイミングでライト
処理を行うとＤＲＡＭ２，４の書き込み時にはＣＰＵ１
０のライトデータは確定しておらず、当該処理は失敗す
る。このため、ライトサイクルではＣＡＳ０信号および
ＣＡＳ１信号の立ち下がりにＣＰＵ１０のライトデータ
が確定するようＲＡＳ、ＣＡＳジェネレータを待機させ
なくてはならない。
【００１７】この待機手段として、本実施例では、図３
のようなＲＡＳ、ＣＡＳジェネレータのウエイト回路を
各バンク０，１に設けた。この図において各信号名に付
された拡張子．Ｌは夫々Ｌｏｗレベルで意味をもつもの
とし、以後の説明ではこの拡張子．Ｌを省略する。また
、図４はこのウエイト回路の動作タイミングを示した図
であり、概説すると、他バンクの状態がアクセス中であ
るか否かを監視してアクセス中ならばそのサイクルの終
了時刻を予測し、次のサイクルのライトデータが確定す
る時刻以後に各ＣＡＳ信号の立ち下がりがくるよう各々
のＲＡＳ，ＣＡＳジェネレータの動作を一時待機させる
ようにしたものである。
のようなＲＡＳ、ＣＡＳジェネレータのウエイト回路を
各バンク０，１に設けた。この図において各信号名に付
された拡張子．Ｌは夫々Ｌｏｗレベルで意味をもつもの
とし、以後の説明ではこの拡張子．Ｌを省略する。また
、図４はこのウエイト回路の動作タイミングを示した図
であり、概説すると、他バンクの状態がアクセス中であ
るか否かを監視してアクセス中ならばそのサイクルの終
了時刻を予測し、次のサイクルのライトデータが確定す
る時刻以後に各ＣＡＳ信号の立ち下がりがくるよう各々
のＲＡＳ，ＣＡＳジェネレータの動作を一時待機させる
ようにしたものである。
【００１８】各ウエイト回路の構成および動作を具体的
に説明すると、各ＤＲＡＭコントローラ３，５内のＤＬ
Ａジェネレータ３ａ，５ａで生成されるＤＬＡ０信号，
ＤＬＡ１信号（セレクト信号）の発出タイミングを、各
々、ＤＲＡＭ０信号あるいはＤＲＡＭ１信号およびＣＬ
Ｋ信号（クロック信号）で調整し、他方のバンクのＤＲ
ＡＭコントローラ３，５のＯＴＨＥＲ端子に入力してい
る。これらＤＬＡ０信号，ＤＬＡ１信号は、図４に示す
ように、他方のＤＲＡＭのバスサイクルが終了する１ク
ロック前にネゲートされるので、該ＤＲＡＭの動作終了
時刻を容易に予測することができる。また、ＯＴＨＥＲ
端子に入力されるＤＬＡ０信号あるいはＤＬＡ１信号は
、ＲＡＳジェネレータ３ｂ，５ｂで生成されるＲＡＳ０
信号，ＲＡＳ１信号の発出タイミングを他方のＤＲＡＭ
コントローラの動作終了時刻まで待機させ、該動作終了
と同時にバスアクセスをスタートさせるので、連続ライ
トサイクルの場合であってもライトデータが各メモリバ
ンク０，１のＤＲＡＭ２，４に正しく書き込まれ、ＤＲ
ＡＭ２，４およびＤＲＡＭコントローラ３，５をインタ
ーリーブ構成としたことによる問題の発生を防止するこ
とができる。
に説明すると、各ＤＲＡＭコントローラ３，５内のＤＬ
Ａジェネレータ３ａ，５ａで生成されるＤＬＡ０信号，
ＤＬＡ１信号（セレクト信号）の発出タイミングを、各
々、ＤＲＡＭ０信号あるいはＤＲＡＭ１信号およびＣＬ
Ｋ信号（クロック信号）で調整し、他方のバンクのＤＲ
ＡＭコントローラ３，５のＯＴＨＥＲ端子に入力してい
る。これらＤＬＡ０信号，ＤＬＡ１信号は、図４に示す
ように、他方のＤＲＡＭのバスサイクルが終了する１ク
ロック前にネゲートされるので、該ＤＲＡＭの動作終了
時刻を容易に予測することができる。また、ＯＴＨＥＲ
端子に入力されるＤＬＡ０信号あるいはＤＬＡ１信号は
、ＲＡＳジェネレータ３ｂ，５ｂで生成されるＲＡＳ０
信号，ＲＡＳ１信号の発出タイミングを他方のＤＲＡＭ
コントローラの動作終了時刻まで待機させ、該動作終了
と同時にバスアクセスをスタートさせるので、連続ライ
トサイクルの場合であってもライトデータが各メモリバ
ンク０，１のＤＲＡＭ２，４に正しく書き込まれ、ＤＲ
ＡＭ２，４およびＤＲＡＭコントローラ３，５をインタ
ーリーブ構成としたことによる問題の発生を防止するこ
とができる。
【００１９】尚、本実施例のようにＤＲＡＭ２，４およ
びＤＲＡＭコントローラ３，５のインターリーブ構成を
二ポートメモリに適用すると、システムアクセスとロー
カルアクセスとが別々のＤＲＡＭコントローラにアクセ
ス要求する場合、二ポート調停によるウエイトがなくな
るか、待たされる回数が１／２となり、システムパフォ
ーマンスを向上させることができる。
びＤＲＡＭコントローラ３，５のインターリーブ構成を
二ポートメモリに適用すると、システムアクセスとロー
カルアクセスとが別々のＤＲＡＭコントローラにアクセ
ス要求する場合、二ポート調停によるウエイトがなくな
るか、待たされる回数が１／２となり、システムパフォ
ーマンスを向上させることができる。
【００２０】
【発明の効果】以上の説明のとおり、本発明では、ＣＰ
Ｕがアクセスするメモリ構成を二バンクのインターリー
ブ構成とし、ＣＰＵが一方のメモリバンクにリードアク
セスしているときは他方のメモリバンクがＲＡＳプリチ
ャージ時間を確保して次回のバスサイクルにおけるアク
セス準備を整え、一方のメモリバンクへのリードアクセ
スが終了する前に他方のメモリバンクへのリードアクセ
スを開始させるようにしたので、ＲＡＳプリチャージ時
間の無駄が無くなり、アドバンスド・モードの利点を最
大限に活用できるようになった。特に、ＤＲＡＭアクセ
スが連続するようなアプリケーションプログラムを実行
する場合、従来の方式では全体のバスアクセス時間の１
／４を占めていたＲＡＳプリチャージ時間の無駄が本発
明の方式ではゼロになるので、１．２５倍の能力アップ
が図れるようになった。
Ｕがアクセスするメモリ構成を二バンクのインターリー
ブ構成とし、ＣＰＵが一方のメモリバンクにリードアク
セスしているときは他方のメモリバンクがＲＡＳプリチ
ャージ時間を確保して次回のバスサイクルにおけるアク
セス準備を整え、一方のメモリバンクへのリードアクセ
スが終了する前に他方のメモリバンクへのリードアクセ
スを開始させるようにしたので、ＲＡＳプリチャージ時
間の無駄が無くなり、アドバンスド・モードの利点を最
大限に活用できるようになった。特に、ＤＲＡＭアクセ
スが連続するようなアプリケーションプログラムを実行
する場合、従来の方式では全体のバスアクセス時間の１
／４を占めていたＲＡＳプリチャージ時間の無駄が本発
明の方式ではゼロになるので、１．２５倍の能力アップ
が図れるようになった。
【００２１】また、本発明では、メモリバンクの各々に
、他バンクのアクセス状態を監視するとともに当該アク
セスの終了時刻を予測してその時刻が経過するまで自バ
ンクのアクセスタイミングを待機させる待機手段を設け
、一方のメモリバンクがライトアクセス中であり、且つ
、このライトアクセスが連続するときは、前記待機手段
により他方のメモリバンクを待機させ、一方のメモリバ
ンクのライトアクセス終了時刻以後に他方のメモリバン
クのライトアクセスを開始するようにしたので、連続サ
イクルで送出されるライトデータが各メモリバンクのＤ
ＲＡＭに正しくライトデータが書き込まれ、インターリ
ーブ構成にしたことによる問題の発生を防止することが
できる。
、他バンクのアクセス状態を監視するとともに当該アク
セスの終了時刻を予測してその時刻が経過するまで自バ
ンクのアクセスタイミングを待機させる待機手段を設け
、一方のメモリバンクがライトアクセス中であり、且つ
、このライトアクセスが連続するときは、前記待機手段
により他方のメモリバンクを待機させ、一方のメモリバ
ンクのライトアクセス終了時刻以後に他方のメモリバン
クのライトアクセスを開始するようにしたので、連続サ
イクルで送出されるライトデータが各メモリバンクのＤ
ＲＡＭに正しくライトデータが書き込まれ、インターリ
ーブ構成にしたことによる問題の発生を防止することが
できる。
【００２２】したがって、リードアクセスとライトアク
セスとを各々連続に行う場合であってもアドバンスド・
モードの利点を最大限に活用することができるので、Ｃ
ＰＵのパフォーマンスが向上し得るメモリアクセス方式
を提供することができる。
セスとを各々連続に行う場合であってもアドバンスド・
モードの利点を最大限に活用することができるので、Ｃ
ＰＵのパフォーマンスが向上し得るメモリアクセス方式
を提供することができる。
【図１】本発明の一実施例に係るメモリアクセス方式を
実行するための回路構成図である。
実行するための回路構成図である。
【図２】上記回路によるＤＲＡＭ連続リードアクセスの
タイミング図である。
タイミング図である。
【図３】本実施例で用いるＲＡＳ，ＣＡＳジェネレータ
のウエイト回路の構成図である。
のウエイト回路の構成図である。
【図４】上記ウエイト回路によるＤＲＡＭ連続ライトア
クセスのタイミング図である。
クセスのタイミング図である。
【図５】従来のメモリアクセス方式を実行するための回
路構成図である。
路構成図である。
【図６】従来の回路によるメモリアクセスのタイミング
図であり、（ａ）は通常モードによる場合、（ｂ）はア
ドバンスド・モードによる場合を示したものである。
図であり、（ａ）は通常モードによる場合、（ｂ）はア
ドバンスド・モードによる場合を示したものである。
【図７】従来の回路におけるアドバンスド・モードでの
ＤＲＡＭ連続アクセスのタイミング図である。
ＤＲＡＭ連続アクセスのタイミング図である。
０，１…メモリバンク、
２，４…アドレスラッチ機能を有するメモリ素子（ＤＲ
ＡＭ） ３，５…制御手段（ＤＲＡＭコントローラ）、１０…プ
ロセッサ（ＣＰＵ）
ＡＭ） ３，５…制御手段（ＤＲＡＭコントローラ）、１０…プ
ロセッサ（ＣＰＵ）
Claims (2)
- 【請求項１】 アドレス出力を１クロック早く出力し
て前回のバスサイクルとのオーバーラップを行うアドバ
ンスド・アドレス・モードを用い、アドレスラッチ機能
を有するメモリ素子へのアクセスを所定のプリチャージ
時間毎に連続して行うプロセッサのメモリアクセス方式
であって、前記メモリ素子と該メモリ素子を制御する制
御手段とからなるメモリバンクを二バンクのインターリ
ーブ構成とし、前記プロセッサが一方のメモリバンクに
リードアクセスしているときは他方のメモリバンクが前
記プリチャージ時間を確保して次回のバスサイクルにお
けるアクセス準備を整え、一方のメモリバンクへのリー
ドアクセスが終了する前に他方のメモリバンクへのリー
ドアクセスを開始させるようにしたことを特徴とするプ
ロセッサのメモリアクセス方式。 - 【請求項２】 請求項１記載のプロセッサのメモリア
クセス方式において、前記メモリバンクの各々に、他バ
ンクのアクセス状態を監視するとともに当該アクセスの
終了時刻を予測してその時刻が経過するまで自バンクの
アクセスタイミングを待機させる待機手段を設け、一方
のメモリバンクがライトアクセス中であり、且つ、前記
プロセッサのライトアクセスが連続するときは、前記待
機手段により他方のメモリバンクを待機させ、一方のメ
モリバンクのライトアクセス終了時刻以後に他方のメモ
リバンクのライトアクセスを開始するようにしたことを
特徴とするプロセッサのメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149134A JPH04372030A (ja) | 1991-06-21 | 1991-06-21 | プロセッサのメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149134A JPH04372030A (ja) | 1991-06-21 | 1991-06-21 | プロセッサのメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372030A true JPH04372030A (ja) | 1992-12-25 |
Family
ID=15468489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149134A Pending JPH04372030A (ja) | 1991-06-21 | 1991-06-21 | プロセッサのメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696917A (en) * | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| KR100524575B1 (ko) * | 1996-11-15 | 2006-01-27 | 매그나칩 반도체 유한회사 | 데이타 처리시스템에서 복수개의 메모리 억세스 리퀘스트신호를리오더링하는 방법 |
-
1991
- 1991-06-21 JP JP3149134A patent/JPH04372030A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
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| US6564285B1 (en) | 1994-06-03 | 2003-05-13 | Intel Corporation | Synchronous interface for a nonvolatile memory |
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