JPH06119275A

JPH06119275A - リカバリータイム自動挿入回路

Info

Publication number: JPH06119275A
Application number: JP29643592A
Authority: JP
Inventors: Keitarou Ato; 恵太郎阿戸
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-10-08
Filing date: 1992-10-08
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】ＣＰＵからそれより動作速度の遅い周辺ＬＳ
Ｉに対してアクセスを行う際に、ソフトウエアの互換性
を維持したまま、必要なリカバリータイムを確保する簡
単な装置を提供する。【構成】ＣＰＵ１と周辺ＬＳＩ３の間に遅延回路２を
挿入し、周辺ＬＳＩ３に対するアクセスを制御する制御
部を設け、周辺ＬＳＩ３に対するアクセスの際に制御信
号を遅延させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パソコンまたは各種コ
ントローラのようなＣＰＵ（中央処理装置）およびそれ
より動作速度の遅い周辺ＬＳＩを含むデータ処理装置に
おいて、ＣＰＵが周辺ＬＳＩに対して連続して命令を発
する際に必要なリカバリータイムを自動的に挿入する回
路に関する。

【０００２】

【従来の技術】一般にパソコンまたは各種コントローラ
に使用されている周辺ＬＳＩの処理速度は、ＣＰＵの処
理速度に対して著しく遅い。そのため入力命令または出
力命令のような命令を周辺ＬＳＩにおいて実施する場
合、１つのアクセスが終了した後に次のアクセスを行う
ため、一定の時間、すなわちリカバリータイムを置かな
ければならない。リカバリータイムを挿入するため、従
来は各Ｉ／Ｏアクセスの際にダミーループを挿入して、
ソフトウエアで時間調整を行っていた。ＣＰＵの動作速
度がわかっている場合、、ダミーループ１ステップの所
要時間はあらかじめ予測できるので、ソフトウエア中に
所定の数のダミーループを挿入すれば、一定のリカバリ
ータイムが確保できる。

【０００３】しかしながらＣＰＵを交換し、その動作速
度が向上した場合、ダミーループの所要時間が短縮され
るので、一定のリカバリータイムが保証できなくなる。
一般にＣＰＵの動作速度が相異する場合、ソフトウエア
では個別に対応しなければならず、ソフトウエアの互換
性は失われる。さもなければ、ソフトウエアは、最も速
度の早いＣＰＵに合わせて作り、これを遅いＣＰＵに適
用してもよいが、それでは著しく時間の無駄が生じる。
しかも新しいさらに高速のＣＰＵが開発された場合、こ
のソフトウエアは使用できない。特開平２−２２２０５
５号公報に記載された発明によれば、リカバリータイム
はハードウエアによって挿入され、その場合各周辺ＬＳ
Ｉに送られるチップセレクト信号はラッチ回路でラッチ
され、連続してアクセスがあった場合、次のチップセレ
クト信号とラッチされていたチップセレクト信号を比較
回路で比較し、両方のチップセレクト信号が一致した場
合、制御信号を遅延させる。このようにすればソフトウ
エアでの時間調整は不要になるので、ソフトウエアの互
換性は保たれる。

【０００４】

【発明が解決しようとする課題】特開平２−２２２０５
５号記載の発明の構成には、ラッチ回路、比較回路等が
必要になるため、回路規模が大きくなり、その制御は複
雑になる。一方ソフトウエアでの時間調整は、ＣＰＵの
動作速度およびバスアクセスに要するサイクル数に応じ
てソフトウエア構成を変えなければならないので、前記
のようにソフトウエアの互換性に問題を生じる。本発明
の目的は、ソフトウエアの互換性を確保するため、周辺
ＬＳＩに対するアクセスの際に必要なリカバリータイム
をハードウエアによって設定し、しかも構造および制御
が簡単なＩ／Ｏリカバリータイム自動挿入回路を提供す
ることにある。さらにその場合、一般に周辺ＬＳＩのデ
ータ出力のターンオフタイムは長いので、Ｉ／Ｏリード
サイクルの後にメモリライトサイクルを開始する場合に
バス上でデータが衝突することがある（図７参照）。従
って、高速動作のＣＰＵを用いた場合にはこのデータの
衝突を防止するようにする。ダイナミックＲＡＭ（ラン
ダム・アクセス・メモリ）のようなリフレッシュを必要
とするメモリを用いた場合には、リフレッシュ期間中は
メモリのアクセスを保留しなければならないので、メモ
リアクセスとリフレッシュとの競合頻度を下げることが
望ましい。

【０００５】

【課題を解決するための手段】請求項１記載の発明によ
れば、前記目的は次のようにして達成される。すなわ
ち、ＣＰＵおよびそれより動作速度の遅い周辺ＬＳＩを
含むデータ処理装置において、周辺ＬＳＩに対するアク
セスを制御する制御部が設けられており、ＣＰＵと周辺
ＬＳＩの間に遅延回路が設けられており、この遅延回路
が、周辺ＬＳＩに対するアクセスの際にアサートされる
制御信号を遅延させる。請求項２記載の発明によれば、
前記目的は次のようにして達成され、さらにバス上での
データの衝突が防止される。すなわち請求項１記載のＩ
／Ｏリカバリータイム自動挿入回路に、周辺ＬＳＩ用デ
ータバスとそれ以外のデータバスとを分離して設け、か
つこれらを制御する制御部が設けられている。請求項３
記載の発明によれば、前記目的は次のようにして達成さ
れる。すなわち請求項１記載のＩ／Ｏリカバリータイム
自動挿入回路に、ダイナミックＲＡＭ等、リフレッシュ
を必要とするメモリのリフレッシュ要求制御部が設けら
れている。請求項３記載の発明は、リフレッシュを要す
るメモリを用いた装置に良好に適している。請求項４記
載の発明によれば、周辺ＬＳＩ（大規模集積回路）用デ
ータバスとそれ以外のデータバスは分離して設けられて
おり、かつリフレッシュ要求制御部が設けられている。

【０００６】

【作用】ＣＰＵから周辺ＬＳＩに対してアクセスを行う
場合、ＣＰＵは、チップセレクト信号、リードまたはラ
イト信号等の各種制御信号を出力する。遅延回路は、チ
ップセレクト信号を遅延させ、リカバリータイムを確保
する。ＣＰＵから周辺ＬＳＩにデータを送る場合には、
各種制御信号を送出した後、すぐにデータを送出できる
が、ＣＰＵが周辺ＬＳＩからデータを受取る場合には、
周辺ＬＳＩがデータを出力するまでに所定の時間がかか
り、さらにこれらデータは所定の時間維持した後にター
ンオフする。従ってＣＰＵが周辺ＬＳＩに対してアクセ
スを行う場合でも、ＣＰＵからデータを送出する場合よ
りも周辺ＬＳＩからデータを受取る場合の方が長いリカ
バリータイムを要する。遅延時間をこの長い方のリカバ
リータイムに合わせれば問題はないが、周辺ＬＳＩ用の
バスをその他のバスと分離すれば、遅延時間を短くする
ことができる。

【０００７】ダイナミックＲＡＭ等のようなリフレッシ
ュを要するメモリを使用する場合、リフレッシュ期間中
はこれらメモリのアクセスは保留しなければならず、シ
ステムの性能低下の一因になっていたが、周辺ＬＳＩに
アクセスする時にリカバリータイムを挿入すると共にリ
フレッシュを実施する。それによりメモリアクセスの時
のリフレッシュとアクセスとの競合頻度が低下し、シス
テムの性能が向上する。

【０００８】

【実施例】本発明の実施例を以下図面を参照して、より
詳細に説明する。図１は、本発明の一実施例の構成を示
すブロック図である。本実施例に係る装置は、ＣＰＵ
１、このＣＰＵ１がアクセスする周辺ＬＳＩ３、および
その間に挿入された遅延回路２から成る。

【０００９】ＣＰＵ１は、周辺ＬＳＩ３のアクセスに必
要なアドレス、データ信号等の他に、各種制御信号、例
えばチップセレクト信号ＣＳ、ライト信号ＷＲまたはリ
ード信号ＲＤ等、およびクロック信号ＣＬＫを送出す
る。遅延回路２は、これら信号のうちチップセレクト信
号ＣＳとライト信号ＷＲまたはリード信号ＲＤを受取
り、所定の時間遅延して周辺ＬＳＩ３へ送出する。遅延
回路２は、この動作の後、ＣＰＵ１へレディ信号ＲＤＹ
を返送する。

【００１０】図２は、ＣＰＵ１から周辺ＬＳＩ３へのＩ
／Ｏアクセスを行った時の各信号のタイミングチャート
である。まずＣＰＵは、周辺ＬＳＩにアクセスするため
にチップセレクトＣＳおよびライトまたはリード信号Ｗ
ＲまたはＲＤをアサートする。遅延回路は、このアサー
トを受けて一定の期間ｔｒの間待機した後、周辺ＬＳＩ
への制御信号ＩＯＣＳおよびＩＯＷＲまたはＩＯＲＤを
アサートし、かつＣＰＵへのレディ信号ＲＤＹもアサー
トする。その後周辺ＬＳＩが必要とする時間にわたって
これら信号をアサートした後に、ネゲートし、アクセス
サイクルを終了する。このように周辺ＬＳＩへのアクセ
スの初めに必ず長さｔｒだけ遅延させて、制御信号を送
出するので、周辺ＬＳＩに連続アクセスを行っても、リ
カバリータイムが保証できる。

【００１１】図３は、ＣＰＵとしてインテル社製３２ビ
ットＣＰＵ８０３８６を用いた場合の実施例の詳細なブ
ロック図を示す。ＰＬＤ４は遅延回路であり、ＣＰＵ８
０３８６から、プロセッサクロックＰＣＬＫ、メモリ／
ＩＯステータスＭ／ＩＯ＃（ＨでメモリをＬでＩＯを表
す）、ライトリードステータスＷＲ＃（ＨでリードをＬ
でライトを表す）、アドレスＡＤＲ、アドレスステータ
スＡＤＳ＃を受取り、かつＣＰＵ８０３８６に、レディ
ＲＤ＃（Ｈでノットレディ、Ｌでレディを表す）を出力
し、かつ周辺ＬＳＩ５、６に、ＩＯライトＩＯＷＲ＃、
ＩＯリードＩＯＲＤ＃、ＩＯチップセレクトＩＯＣＳ０
＃、ＩＯＣＳ１＃を出力し、かつバッファ８に、ＩＯデ
ータディレクションＩＯＤＩＲ、ＩＯデータイネーブル
ＩＯＤＥＮ＃を出力する。周辺ＬＳＩ５、６はバッファ
８を介して、メモリ７はバッファ９を介して、それぞれ
ＣＰＵ８０３８６のデータバスに接続されている。バッ
ファ８はＰＬＤ４からの信号ＩＯＤＥＮ＃、ＩＯＤＩＲ
によって制御される。

【００１２】図４は、ＰＬＤ４により実現する待機状態
生成部の状態ダイヤグラムを示している。各状態は、ク
ロックＰＣＬＫの立上りで遷移条件を判断している。状
態Ｓ０では、アドレスステータスＡＤＳ＃、メモリＩＯ
ステータスＭ／ＩＯ＃、アドレスＡＤＲの組合せに基づ
いて周辺ＬＳＩへのアクセスサイクル（ＩＯサイクル）
かどうかを判断する。ＩＯサイクルであれば状態Ｓ１へ
遷移し、その他の場合には状態Ｓ０に留まっている。そ
して、状態Ｓ１へ遷移した場合、その後は無条件に状態
Ｓ２→Ｓ３→・・・→Ｓ６→Ｓ０へと遷移する。この時
各状態を利用して、周辺ＬＳＩへの各制御信号が作成さ
れる。これら状態は、ＰＬＤ内の３ビットのレジスタに
よって表示される。

【００１３】図５は、周辺ＬＳＩへの各制御信号を作成
するための論理式を示しており、ここで＆はＡＮＤ、／
はＯＲ、＃はその信号がローアクティブであることを表
している。各論理式から明らかなように、条件式と状態
のＡＮＤを形成することによって、待ち時間が形成さ
れ、リカバリータイムが確保される。またアクセス終了
時（Ｓ６→ＳＯ）に、ＩＯデータイネーブルＩＯＤＥＮ
＃をネゲートして、バッファ８をディスエーブルするこ
とにより、ＣＰＵ８０３８６のデータバスのドライブが
終了する。それによりＣＰＵ８０３８６は、周辺ＬＳＩ
のデータリード時に、ターンオフタイムが長い場合で
も、データが衝突することはなく、アクセスを維持する
ことができる。

【００１４】図６は、本実施例においてＣＰＵから周辺
ＬＳＩへのリードアクセスがあった場合のタイミングチ
ャートを示している。図４に関して説明したように、周
辺ＬＳＩへのアクセスがあった場合には、状態Ｓ０から
状態Ｓ１へ遷移するので、状態ＳＯ、Ｓ１、Ｓ２の時間
が必ず挿入され、リカバリータイムｔｒが保証される。
またＩＯデータイネーブルＩＯＤＥＮ＃によりバッファ
８を制御することにより、ＣＰＵデータバスのドライブ
を制御しているので、ターンオフタイムの長いＬＳＩを
使用しても、ＣＰＵデータバス上でデータの衝突が起こ
ることはない。

【００１５】図７は、従来技術によるデータ処理装置の
構成とその動作のタイミングダイヤグラムを示す。前に
説明したように、ここでは、周辺ＬＳＩ出力データのタ
ーンオフタイムが次の動作サイクル内にまでずれ込み、
次の動作サイクルのＣＰＵデータと衝突を起こしてい
る。

【００１６】図８は、リカバリータイム挿入時にリフレ
ッシュを行う実施例を示すブロック図である。ＰＬＤ１
０は、前に説明した遅延回路ＰＬＤ４とほぼ同じに構成
されているが、その他にＩＯサイクル信号ＩＯＣＹＣ＃
を出力するようになっている。リフレッシュタイマ１１
は、ダイナミックＲＡＭのリフレッシュ間隔毎にリフレ
ッシュ要求ＲＦＲＱを出すモジュールである。ＰＬＤ１
２は、ダイナミックメモリ１３を制御するモジュールで
あって、前記リフレッシュタイマ１１からのリフレッシ
ュ要求ＲＦＲＱおよびＣＰＵからの各種制御信号ＰＣＬ
Ｋ、Ｍ／ＩＯ＃、ＷＲ＃、ＡＤＲ＃を入力し、ダイナミ
ックメモリ１３の制御信号ＲＡＳ、ＣＡＳ、ＯＥ、ＷＥ
を出力する。本実施例では、ＣＰＵから周辺ＬＳＩ１４
へのアクセスがあった場合、ＣＰＵからの制御信号を周
辺ＬＳＩ１４へ送る前に一定期間にわたってこれら制御
信号を遅延させるので、その期間を利用してＰＬＤ１０
は、リフレッシュタイマ１１にＩＯサイクル信号ＩＯＣ
ＹＣ＃を与え、リフレッシュ要求ＲＦＲＱを発生させ、
強制的にリフレッシュを実行させる。その結果一定期間
の遅延後にＰＬＤ１０から周辺ＬＳＩ１４に各種制御信
号が送出される時に、ダイナミックメモリ１３のリフレ
ッシュ期間に当たることはない。

【００１７】図９は、リフレッシュタイマの詳細構造を
示すブロック図である。リフレッシュタイマ１１は、タ
イマカウントクリヤ入力端子ＣＬＲを有するインターバ
ルタイマ１７、その出力とＩＯサイクルＩＯＣＹＣ＃と
のＯＲを形成するＯＲゲート１５、およびリフレッシュ
要求を保持するフリップフロップ１６から構成されてい
る。リフレッシュタイマ１１は、インターバルタイマ１
７の指示による通常のリフレッシュ動作に加えて、ＰＬ
Ｄ１０からＩＯサイクル信号ＩＯＣＹＣ＃が送出された
時に、インターバルタイマ１７をクリヤすると共にリフ
レッシュ要求ＲＦＲＱを発するように構成されている。

【００１８】図１０は、このリフレッシュタイマ１１の
動作のタイミングチヤートを示している。ＩＯサイクル
ではない時（ＩＯＣＹＣ＃＝Ｈ）、インターバルタイマ
１７は通常のリフレッシュ間隔でフリップフロップ１６
をトリガし、リフレッシュ要求信号ＲＦＲＱを出力させ
る。それによりリフレッシュ制御ＰＬＤ１２はリフレッ
シュサイクルに移行する。この時ＰＬＤ１２は、フリッ
プフロップ１６にリフレッシュクリヤ信号ＲＦＣＬＲ＃
を返送し、フリップフロップ１６をリセットする。リフ
レッシュ期間中はＣＰＵからのアクセスを保留するた
め、待時間が挿入される。

【００１９】次に、ＩＯサイクルの時（ＩＯＣＹＣ＃＝
Ｌ）、このＩＯサイクル信号ＩＯＣＹＣ＃によってフリ
ップフロップ１６がトリガされ、強制的にリフレッシュ
要求ＲＦＲＱが出力される。それによりリフレッシュ制
御ＰＬＤ１２は、前記のものと同じ動作を行って、リフ
レッシュを実施する。この時、ＩＯサイクル信号ＩＯＣ
ＹＣ＃は、同時にインターバルタイマ１７のクリヤ端子
に供給されるので、インターバルタイマ１７の動作をク
リヤする。この時はＣＰＵにとってＩＯサイクルなので
待時間は挿入されないが、ＰＬＤ１０によって周辺ＬＳ
Ｉ１４へのアクセスが遅延させられるので、リフレッシ
ュの競合は起こらない。

【００２０】

【発明の効果】請求項１記載の発明によれば、わずかな
ハードウエア追加によりＩＯリカバリータイムを挿入で
きるので、システムの部品点数の増加が抑制され、信頼
性の高いシステムが得られる。さらにＣＰＵの動作速
度、バスアクセスに要するサイクル数が異なる場合にも
自動的にリカバリータイムが挿入できるので、ソフトウ
エアの互換性が維持できる。請求項２記載の発明によれ
ば、請求項１記載の本発明による効果に加えて、自動的
に挿入されるリカバリータイムをさらに短縮できるの
で、周辺ＬＳＩに対するアクセス動作を高速化できる。
請求項３および４記載の発明によれば、請求項１および
２記載の発明による効果に加えて、リフレッシュ競合の
頻度を低減できるので、システムの性能向上が達成でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の装置の動作を示すタイミングチャートで
ある。

【図３】本発明の別の実施例を示すブロック図である。

【図４】リカバリータイムを形成するための状態ダイヤ
グラムである。

【図５】制御信号を作成するための論理式を示す図であ
る。

【図６】図３の装置の動作を示すタイミングチャートで
ある。

【図７】従来の装置の構成と動作タイミングを示す図で
ある。

【図８】本発明の第３の実施例を示すブロック図であ
る。

【図９】図８の装置のリフレッシュタイマの構成を示す
ブロック図である。

【図１０】図９の装置の動作を示すタイミングチャート
である。

【符号の説明】

１ＣＰＵ２遅延回路３周辺ＬＳＩ４ＰＬＤ５第１の周辺ＬＳＩ６第２の周辺ＬＳＩ７メモリ８バッファ９バッファ１０ＰＬＤ１１リフレッシュタイマ１２ＰＬＤ１３ダイナミックメモリ１４周辺ＬＳＩ１５ＯＲゲート１６フリップフロップ１７インターバルタイマ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵおよびそれより動作速度の遅い周
辺ＬＳＩを含むデータ処理装置において、周辺ＬＳＩに対するアクセスを制御する制御部が設けら
れており、ＣＰＵと周辺ＬＳＩの間に遅延回路が設けら
れており、この遅延回路が、周辺ＬＳＩに対するアクセ
スの際にアサートされる制御信号を遅延させることを特
徴とするＩ／Ｏリカバリータイム自動挿入回路。
【請求項２】周辺ＬＳＩ用データバスとそれ以外のデ
ータバスとを分離して設け、かつこれらを制御する制御
部が設けられていることを特徴とする、請求項１記載の
Ｉ／Ｏリカバリータイム自動挿入回路。
【請求項３】ダイナミックＲＡＭ等、リフレッシュを
必要とするメモリのリフレッシュ要求制御部が設けられ
ていることを特徴とする請求項１記載のＩ／Ｏリカバリ
ータイム自動挿入回路。
【請求項４】周辺ＬＳＩ用データバスとそれ以外のデ
ータバスとを分離して設け、かつこれらを制御する制御
部、およびダイナミックＲＡＭ等、リフレッシュを必要
とするメモリのリフレッシュ要求制御部が設けられてい
ることを特徴とする請求項１記載のＩ／Ｏリカバリータ
イム自動挿入回路。