JPH03127162A - Ｃｐｕの共有メモリのアクセス方法 - Google Patents
Ｃｐｕの共有メモリのアクセス方法Info
- Publication number
- JPH03127162A JPH03127162A JP26746189A JP26746189A JPH03127162A JP H03127162 A JPH03127162 A JP H03127162A JP 26746189 A JP26746189 A JP 26746189A JP 26746189 A JP26746189 A JP 26746189A JP H03127162 A JPH03127162 A JP H03127162A
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- JP
- Japan
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- access
- shared memory
- cpu
- instruction
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- Pending
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- 238000000034 method Methods 0.000 title claims description 6
- 230000006870 function Effects 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009191 jumping Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共有メモリ方式のマルチＣＰＵシステムにお
いて、ウェイト／ホールド機能を持たないＣＰＵが共有
メモリをアクセスする場合のアクセス方法に関する。
いて、ウェイト／ホールド機能を持たないＣＰＵが共有
メモリをアクセスする場合のアクセス方法に関する。
従来のウェイト／ホールド機能を持たないＣＰＵを使用
した場合の共有メモリのアクセス方法を第５図と第６図
に基づいて説明する。
した場合の共有メモリのアクセス方法を第５図と第６図
に基づいて説明する。
第５図は従来の共有メモリ２０とその周辺回路のブロッ
ク図である。図において、１はウェイト／ホールド機能
付ＣＰＵ、２はウェイト／ホールド機能なしＣＰＵであ
り、両者は共有メモリ２０に共通にアクセス可能な構成
となっている。３＾、 ３Ｂは要求フラグ、４＾、
４Ｂはアドレスバッファ、５＾、 ５Ｂはデータバッフ
ァ、６＾、 ６Ｂはコントロールゲート、７Ａ、 ７Ｂ
＋＊デコーダを示している。
ク図である。図において、１はウェイト／ホールド機能
付ＣＰＵ、２はウェイト／ホールド機能なしＣＰＵであ
り、両者は共有メモリ２０に共通にアクセス可能な構成
となっている。３＾、 ３Ｂは要求フラグ、４＾、
４Ｂはアドレスバッファ、５＾、 ５Ｂはデータバッフ
ァ、６＾、 ６Ｂはコントロールゲート、７Ａ、 ７Ｂ
＋＊デコーダを示している。
第６１！Ｉはウェイト／ホールド機能付ＣＰＵＩに搭載
される共有メモリ２０にアクセスするときに使用するプ
ログラムのフローチャートである。
される共有メモリ２０にアクセスするときに使用するプ
ログラムのフローチャートである。
ウェイト／ホールド機能なしＣＰＵ２に搭載されるプロ
グラムについても、第６図でＣＰＵ１゜ＣＰＵ２をそｔ
ＬぞｔＬＣＰＵ２．ＣＰＵＩと置き−換えることにより
実現することができる。
グラムについても、第６図でＣＰＵ１゜ＣＰＵ２をそｔ
ＬぞｔＬＣＰＵ２．ＣＰＵＩと置き−換えることにより
実現することができる。
従来の例では、いずれかのＣＰＵが共有メモリ２０をア
クセスする場合、他方のＣＰＵがすでに共有メモリ２０
を使用していないか要求フラグ３Ａ、 ３Ｂをチエツク
し、使用していなければ要求フラグ３Ａ３Ｂをセットす
ることにより、他方のＣＰＵに共有メモリ２０を使用す
ることを宣言し、他方のＣＰＵが使用していれば使用し
終わるまで待つ。
クセスする場合、他方のＣＰＵがすでに共有メモリ２０
を使用していないか要求フラグ３Ａ、 ３Ｂをチエツク
し、使用していなければ要求フラグ３Ａ３Ｂをセットす
ることにより、他方のＣＰＵに共有メモリ２０を使用す
ることを宣言し、他方のＣＰＵが使用していれば使用し
終わるまで待つ。
次に要求フラグ３Ａ、 ３Ｂをセットすると同時に他方
のＣＰＵが要求フラグ３＾、 ３Ｂをセットしていない
かチエツクし、セットしていれば共有メモリ２０のアク
セスが競合したと判断して、自分の要求フラグ３Ａ、
３Ｂをクリアし、競合タイマをセットした後、タイムオ
ーバを待って再び要求フラグ３＾、 ３Ｂをチエツクす
る。他方のＣＰＵが要求フラグ３Ａ。
のＣＰＵが要求フラグ３＾、 ３Ｂをセットしていない
かチエツクし、セットしていれば共有メモリ２０のアク
セスが競合したと判断して、自分の要求フラグ３Ａ、
３Ｂをクリアし、競合タイマをセットした後、タイムオ
ーバを待って再び要求フラグ３＾、 ３Ｂをチエツクす
る。他方のＣＰＵが要求フラグ３Ａ。
３Ｂをセットしていなければアクセスしていないと判断
して、共有メモリ２０をアクセスした後、要求フラグ３
＾、 ３Ｂをクリアすることにより、他方のＣＰＵが共
有メモリ２０をアクセスできるようにしておく。
して、共有メモリ２０をアクセスした後、要求フラグ３
＾、 ３Ｂをクリアすることにより、他方のＣＰＵが共
有メモリ２０をアクセスできるようにしておく。
従来の技術では、たかだか１バイトの共有メモリ内のデ
ータをアクセスする場合にも第６図に示す多くのプログ
ラムを必要とするため、アクセスに時間がかかっていた
。
ータをアクセスする場合にも第６図に示す多くのプログ
ラムを必要とするため、アクセスに時間がかかっていた
。
さらに、他方のＣＰＵが共有メモリのアクセスをブロッ
ク単位（複数バイトからなる）で実行すると、相手のＣ
ＰＵが使用し終わるまで待つための待ち時間が長くなり
、その結果さらにアクセスに時間ガかかることになって
いた。
ク単位（複数バイトからなる）で実行すると、相手のＣ
ＰＵが使用し終わるまで待つための待ち時間が長くなり
、その結果さらにアクセスに時間ガかかることになって
いた。
そこで本発明は、アクセス時間の短縮を図ることを目的
とする。
とする。
この目的を達成するため、本発明のＣＰＵの共有メモリ
のアクセス方法は、ウェイト／ホールド機能を持たない
ＣＰＵの共有メモリのアクセス方法において、前記ＣＰ
Ｕが共有メモリをアクセスしようとした時、他方のＣＰ
Ｕが共有メモリをアクセスしていない場合にはそのまま
続けてアクセスし、他方のＣＰＵが共有メモリをアクセ
スしている場合にはこれから実行するアクセス命令を無
効とし、後続の命令を強制的にジャンプ命令に変更する
ことにより無効にされたアクセス命令を再実行させるこ
とを特徴とする。
のアクセス方法は、ウェイト／ホールド機能を持たない
ＣＰＵの共有メモリのアクセス方法において、前記ＣＰ
Ｕが共有メモリをアクセスしようとした時、他方のＣＰ
Ｕが共有メモリをアクセスしていない場合にはそのまま
続けてアクセスし、他方のＣＰＵが共有メモリをアクセ
スしている場合にはこれから実行するアクセス命令を無
効とし、後続の命令を強制的にジャンプ命令に変更する
ことにより無効にされたアクセス命令を再実行させるこ
とを特徴とする。
上記手段により、ウェイ、ト／ホールド機能を持たない
ＣＰＵが共有メモリをアクセスしようとする場合、競合
を調停するためのソフトウェアは一切必要としないので
、ソフトウェアが簡単になるとともに、共有メモリをア
クセスするために要する時間が格段に短くなる。
ＣＰＵが共有メモリをアクセスしようとする場合、競合
を調停するためのソフトウェアは一切必要としないので
、ソフトウェアが簡単になるとともに、共有メモリをア
クセスするために要する時間が格段に短くなる。
以下、本発明の実施例を第１図〜第４図に示す実施例に
基づいて具体的に説明する。
基づいて具体的に説明する。
第１図は本発明による共有メモリとその周辺回路のブロ
ック図であり、ウェイト／ホールド機能付きＣＰＵ １
とウェイト／ホールド機能なしのＣＰＵ２を含んでいる
。なお、第５図の従来例と対応する機能を有する要素に
ついては同一の符号を付して説明を省略する。第１図中
、８はアドレスバス、９はデータバスを示している。
ック図であり、ウェイト／ホールド機能付きＣＰＵ １
とウェイト／ホールド機能なしのＣＰＵ２を含んでいる
。なお、第５図の従来例と対応する機能を有する要素に
ついては同一の符号を付して説明を省略する。第１図中
、８はアドレスバス、９はデータバスを示している。
第１図の競合調停回路１０は、ＣＰＵ１から共有メモリ
２０のアクセス要求信号１５＾が来た場合には、他方の
ＣＰＵ２がアクセス中でなければウェイト信号１６をオ
フすることにより、共有メモリ２０のアクセスを許可し
、他方のＣＰＵ２がアクセス中であればウェイト信号１
６をオンすることにより、アクセス実行を待たせたまま
にしておき、他方のＣＰＵ２がアクセス動作を完了した
後、ウェイト信号１６をオフすることによりアクセスを
許可する機能を持つ。一方ＣＰＵ２から共有メモリ２０
のアクセス要求信号１５Ｂが来た場合には、他方のＣＰ
Ｕ１がアクセス中でなければアクセス無効信号１７をオ
フすることにより共有命令のアクセスを実行させ、他方
のＣＰＵＩがアクセス中であればアクセス無効信号１７
をオンすることにより共有メモリ２０のアクセスを禁止
させるとともに、命令シーケンス制御回路１１に対して
命令シーケンスの変更を要求する機能を持つ。
２０のアクセス要求信号１５＾が来た場合には、他方の
ＣＰＵ２がアクセス中でなければウェイト信号１６をオ
フすることにより、共有メモリ２０のアクセスを許可し
、他方のＣＰＵ２がアクセス中であればウェイト信号１
６をオンすることにより、アクセス実行を待たせたまま
にしておき、他方のＣＰＵ２がアクセス動作を完了した
後、ウェイト信号１６をオフすることによりアクセスを
許可する機能を持つ。一方ＣＰＵ２から共有メモリ２０
のアクセス要求信号１５Ｂが来た場合には、他方のＣＰ
Ｕ１がアクセス中でなければアクセス無効信号１７をオ
フすることにより共有命令のアクセスを実行させ、他方
のＣＰＵＩがアクセス中であればアクセス無効信号１７
をオンすることにより共有メモリ２０のアクセスを禁止
させるとともに、命令シーケンス制御回路１１に対して
命令シーケンスの変更を要求する機能を持つ。
第１図の命令シーケンス制御回路１１は、アクセス無効
信号１７がオフであれば、命令ソースマルチプレクサ１
４の入力をプログラムメモリとすることにより、通常の
処理を実行するが、アクセス無効信号１７がオンであれ
ば現在実行中のアクセス命令実行後、命令ソースマルチ
プレクサ１４の人力をジャンプ命令発生回路１３に切り
換えることにより、再度アクセス命令ヘジャンブさせる
機能を持つ。
信号１７がオフであれば、命令ソースマルチプレクサ１
４の入力をプログラムメモリとすることにより、通常の
処理を実行するが、アクセス無効信号１７がオンであれ
ば現在実行中のアクセス命令実行後、命令ソースマルチ
プレクサ１４の人力をジャンプ命令発生回路１３に切り
換えることにより、再度アクセス命令ヘジャンブさせる
機能を持つ。
次に実施例における動作について説明する。ＣＰＵ２が
共有メモリ２０をアクセスしようとしたとき、ＣＰＵ１
が共有メモリ２０をアクセスしていなかったなら、競合
調停回路１０はアクセス無効信号１７をオフするので、
ＣＰＵ２のアドレスバッファ４Ｂとデータバッファ５Ｂ
とコントロールゲート６Ｂが開かれ、共有メモリ２０の
アクセスが可能となる。
共有メモリ２０をアクセスしようとしたとき、ＣＰＵ１
が共有メモリ２０をアクセスしていなかったなら、競合
調停回路１０はアクセス無効信号１７をオフするので、
ＣＰＵ２のアドレスバッファ４Ｂとデータバッファ５Ｂ
とコントロールゲート６Ｂが開かれ、共有メモリ２０の
アクセスが可能となる。
また、アクセス無効信号１７がオフであるので、命令ソ
ースマルチプレクサ１４もプログラムメモリ１２を選択
し、通常のシーケンス通りにプログラムを実行する。
ースマルチプレクサ１４もプログラムメモリ１２を選択
し、通常のシーケンス通りにプログラムを実行する。
一方、ＣＰＵ２が共有メモリ２０をアクセスしようとし
たとき、既に（：ＰＵｌが共有メモリ２０をアクセスし
ていたならば競合調停回路１０はアクセス無効信号１５
をオンにするので、ＣＰＵ２のアドレスバッファ４日と
ｆ−タバッフ７５Ｂとコントロールゲート６Ｂは閉じた
ままとなり、共有メモリ２０への書込みと読出しは正し
く実行されないで無効となる。またアクセス無効信号１
７がオンであるため、命令シーケンス制御回路１１は共
有メモリ２０への無効なアクセス命令を実行した後、命
令ソースマルチプレクサ１４の入力を無効としたアクセ
ス命令が格納されているプログラムメモリ番地へジャン
プするジャンプ命令が格納されているジャンプ命令発生
回路１３に切り換えることにより、ソフトウェアの介在
なしに共有メモリ２０へのアクセスを再実行する。
たとき、既に（：ＰＵｌが共有メモリ２０をアクセスし
ていたならば競合調停回路１０はアクセス無効信号１５
をオンにするので、ＣＰＵ２のアドレスバッファ４日と
ｆ−タバッフ７５Ｂとコントロールゲート６Ｂは閉じた
ままとなり、共有メモリ２０への書込みと読出しは正し
く実行されないで無効となる。またアクセス無効信号１
７がオンであるため、命令シーケンス制御回路１１は共
有メモリ２０への無効なアクセス命令を実行した後、命
令ソースマルチプレクサ１４の入力を無効としたアクセ
ス命令が格納されているプログラムメモリ番地へジャン
プするジャンプ命令が格納されているジャンプ命令発生
回路１３に切り換えることにより、ソフトウェアの介在
なしに共有メモリ２０へのアクセスを再実行する。
この共有メモリ２０へのアクセス再実行は共有メモリ２
０へのアクセスが正常に行われるまで繰り返されるが、
−殻内にはｃｐｔｒｉの共有メモリアクセスは連続して
実行されることはないので、最大１回のアクセス再実行
により、ＣＰＵ２は共有メモリ２０にアクセスすること
ができる。
０へのアクセスが正常に行われるまで繰り返されるが、
−殻内にはｃｐｔｒｉの共有メモリアクセスは連続して
実行されることはないので、最大１回のアクセス再実行
により、ＣＰＵ２は共有メモリ２０にアクセスすること
ができる。
ＣＰＵ２の共有メモリアクセスについて、１回で正常完
了する場合と、複数回のアクセス再実行により正常完了
する場合のタイムチャートを第２図及び第３図に示す。
了する場合と、複数回のアクセス再実行により正常完了
する場合のタイムチャートを第２図及び第３図に示す。
また、第４図に、ウェイト／ホールド機能を持たないＣ
ＰＵとしてインテル社ＣＰ Ｕ３０５１を使用した場合
の、共有メモリから内部メモリへのｌバイト転送の命令
実行動作をプログラムリストを使用して説明している。
ＰＵとしてインテル社ＣＰ Ｕ３０５１を使用した場合
の、共有メモリから内部メモリへのｌバイト転送の命令
実行動作をプログラムリストを使用して説明している。
第４図において、３０は内部メモリ、３１は共有メモリ
、３２は共有メモリからの読出し命令、３３は強制ジャ
ンプ命令、３４は内部メモリへの書込み命令を表してい
る。
、３２は共有メモリからの読出し命令、３３は強制ジャ
ンプ命令、３４は内部メモリへの書込み命令を表してい
る。
本実施例では、ウェイト信号による競合調停回路ｌＯを
採用しているが、ホールド信号による競合調停回路も可
能である。
採用しているが、ホールド信号による競合調停回路も可
能である。
またＣＰＵ１はウェイト機能を持つＣＰＵで説明してい
るが、ウェイト機能がないＣＰＵであってもよく、その
場合、ＣＰＵ２で使用した回路をそのまま使用すること
により、容易にウェイト機能がないＣＰＵどうしのマル
チＣＰＵシステムが可能である。
るが、ウェイト機能がないＣＰＵであってもよく、その
場合、ＣＰＵ２で使用した回路をそのまま使用すること
により、容易にウェイト機能がないＣＰＵどうしのマル
チＣＰＵシステムが可能である。
以上に述べたように、本発明によれば、ウェイト／ホー
ルド機能を持たないＣＰＵが共有メモリをアクセスしよ
うとした場合、他方のＣＰＵが共有メモリをアクセス中
であれば、これから実行するアクセス動作を無効とさせ
、後続の命令をジャンプ命令に強制的に変更することに
より他方のＣＰＵが使用中でなくなるまで、アクセス動
作を繰り返し実行するようにしているため、アクセスの
競合を調停するためのソフトウェアは一切必要なくなり
、ソフトウェアが簡単になるとともに共有メモリをアク
セスするために要する時間を短縮できるという効果を奏
する。
ルド機能を持たないＣＰＵが共有メモリをアクセスしよ
うとした場合、他方のＣＰＵが共有メモリをアクセス中
であれば、これから実行するアクセス動作を無効とさせ
、後続の命令をジャンプ命令に強制的に変更することに
より他方のＣＰＵが使用中でなくなるまで、アクセス動
作を繰り返し実行するようにしているため、アクセスの
競合を調停するためのソフトウェアは一切必要なくなり
、ソフトウェアが簡単になるとともに共有メモリをアク
セスするために要する時間を短縮できるという効果を奏
する。
第１図は本発明のハードウェアの例を示すブロック図、
第２図及び第３図はそれぞれ本顔明による共有メモリア
クセスのタイムチャート、第４図はプログラムリストを
用いた共有メモリアクセス再実行の説明図、第５図は従
来の共有メモリ方式のハードウェアブロック図、第６図
は従来のハトウェアで必要なソフトウェア処理を示すフ
ロチャートである。 １：ウェイト／ホールド機能付ＣＰＵ ２：ウェイト／ホールド機能なしＣＰＵ３Ａ、３Ｂ：要
求フラグ ４Ａ、 ４８ニアドレスバツフア ５Ａ、５Ｂ：データバッファ ６＾、６Ｂ＝コントロールゲート ７＾、７Ｂ：デコーダ ８ニアドレスバス ９：データパス ｌＯ：競合調停回路 １１：命令シーケンス制御回路 １２ニブログラムメモリ １３：ジャンプ命令発生回路 １４：命令ソースマルチプレクサ １５＾、 １５８：アクセス要求信号 １６二ウエイト信号 １７：アクセス無効信号 ０ ：共有メモリ
第２図及び第３図はそれぞれ本顔明による共有メモリア
クセスのタイムチャート、第４図はプログラムリストを
用いた共有メモリアクセス再実行の説明図、第５図は従
来の共有メモリ方式のハードウェアブロック図、第６図
は従来のハトウェアで必要なソフトウェア処理を示すフ
ロチャートである。 １：ウェイト／ホールド機能付ＣＰＵ ２：ウェイト／ホールド機能なしＣＰＵ３Ａ、３Ｂ：要
求フラグ ４Ａ、 ４８ニアドレスバツフア ５Ａ、５Ｂ：データバッファ ６＾、６Ｂ＝コントロールゲート ７＾、７Ｂ：デコーダ ８ニアドレスバス ９：データパス ｌＯ：競合調停回路 １１：命令シーケンス制御回路 １２ニブログラムメモリ １３：ジャンプ命令発生回路 １４：命令ソースマルチプレクサ １５＾、 １５８：アクセス要求信号 １６二ウエイト信号 １７：アクセス無効信号 ０ ：共有メモリ
Claims (1)
- １、ウェイト／ホールド機能を持たないＣＰＵの共有メ
モリのアクセス方法において、前記ＣＰＵが共有メモリ
をアクセスしようとした時、他方のＣＰＵが共有メモリ
をアクセスしていない場合にはそのまま続けてアクセス
し、他方のＣＰＵが共有メモリをアクセスしている場合
にはこれから実行するアクセス命令を無効とし、後続の
命令を強制的にジャンプ命令に変更することにより無効
にされたアクセス命令を再実行させることを特徴とする
ＣＰＵの共有メモリのアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26746189A JPH03127162A (ja) | 1989-10-12 | 1989-10-12 | Ｃｐｕの共有メモリのアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26746189A JPH03127162A (ja) | 1989-10-12 | 1989-10-12 | Ｃｐｕの共有メモリのアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03127162A true JPH03127162A (ja) | 1991-05-30 |
Family
ID=17445162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26746189A Pending JPH03127162A (ja) | 1989-10-12 | 1989-10-12 | Ｃｐｕの共有メモリのアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03127162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520212A (ja) * | 1991-07-11 | 1993-01-29 | Shinko Seisakusho Co Ltd | デユアルポートｒａｍを用いる制御回路 |
| JPH0765134A (ja) * | 1993-08-27 | 1995-03-10 | Tamura Electric Works Ltd | データ通信方法 |
-
1989
- 1989-10-12 JP JP26746189A patent/JPH03127162A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520212A (ja) * | 1991-07-11 | 1993-01-29 | Shinko Seisakusho Co Ltd | デユアルポートｒａｍを用いる制御回路 |
| JPH0765134A (ja) * | 1993-08-27 | 1995-03-10 | Tamura Electric Works Ltd | データ通信方法 |
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