JPH0435062A - 積層キヤパシタセルを有する半導体記憶素子及びその製造方法 - Google Patents
積層キヤパシタセルを有する半導体記憶素子及びその製造方法Info
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- JPH0435062A JPH0435062A JP2201561A JP20156190A JPH0435062A JP H0435062 A JPH0435062 A JP H0435062A JP 2201561 A JP2201561 A JP 2201561A JP 20156190 A JP20156190 A JP 20156190A JP H0435062 A JPH0435062 A JP H0435062A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体記憶素子、特に積層キャパシタを有する
DRAM (ダイナミック・ランダム・アクセス・メモ
リ)及びその製造方法に関するものである。
DRAM (ダイナミック・ランダム・アクセス・メモ
リ)及びその製造方法に関するものである。
[従来の技術]
現在、半導体記憶素子の高集積度と大容量の必要性が高
まるにつれて、記憶容量を最大とする一方で素子内のメ
モリセルの占める領域を最小とするのが技術進歩の必須
条件となっている。
まるにつれて、記憶容量を最大とする一方で素子内のメ
モリセルの占める領域を最小とするのが技術進歩の必須
条件となっている。
従来から、トランジスタとキャパシタとからなるDRA
Mセルにおいては、記憶容量を4又は16メガバイトあ
るいはそれ以上とする構造を得るために、種々のキャパ
シタ構造が提案されている。
Mセルにおいては、記憶容量を4又は16メガバイトあ
るいはそれ以上とする構造を得るために、種々のキャパ
シタ構造が提案されている。
例えば、1つの構造としては、基体内に形成されたV型
又はU型の溝があり溝の壁が容量領域となるものがあり
、他の構造としては、基体上に広がる積層キャパシタが
ある。積層キャパシタは三次元にポリシリコンを積み重
ねることにより形成されるので、溝キャパシタと同様に
大容量を持つことが出来る。しかし、エツチング処理の
限界かあるため容量の増加が困難になっている。
又はU型の溝があり溝の壁が容量領域となるものがあり
、他の構造としては、基体上に広がる積層キャパシタが
ある。積層キャパシタは三次元にポリシリコンを積み重
ねることにより形成されるので、溝キャパシタと同様に
大容量を持つことが出来る。しかし、エツチング処理の
限界かあるため容量の増加が困難になっている。
第4図及び第5図は従来のDRAMセルアレイの構造を
示している。ワードライン2と3とがビットライン9を
横切る空間にキャパシタの蓄電極6と陽電極8とか形成
されている。更に、蓄電極6とソース領域とを接続する
孔4と、ビットライン9をドレイン領域に接続する孔5
とが形成されている。
示している。ワードライン2と3とがビットライン9を
横切る空間にキャパシタの蓄電極6と陽電極8とか形成
されている。更に、蓄電極6とソース領域とを接続する
孔4と、ビットライン9をドレイン領域に接続する孔5
とが形成されている。
第5図には特に第4図の線a−bに沿った従来のDRA
Mセルの横断面図が示されている。図示されるように、
従来の積層DRAMセルは、2本のワードライン電極2
と3との上及び間にあってトランジスタのソースと接触
する蓄電極6と、蓄電極6を覆い素子絶縁性酸化層上に
広がる陽電極8及び誘電層7と、陽電極8上に広がって
トランジスタのドレインと接触するビットライン層9と
、陽電極8とビットライン層9とを金属電極12から互
いに絶縁するだめの絶縁性中間層10.11と、金属電
極12を覆う素子保護層13とを有している。
Mセルの横断面図が示されている。図示されるように、
従来の積層DRAMセルは、2本のワードライン電極2
と3との上及び間にあってトランジスタのソースと接触
する蓄電極6と、蓄電極6を覆い素子絶縁性酸化層上に
広がる陽電極8及び誘電層7と、陽電極8上に広がって
トランジスタのドレインと接触するビットライン層9と
、陽電極8とビットライン層9とを金属電極12から互
いに絶縁するだめの絶縁性中間層10.11と、金属電
極12を覆う素子保護層13とを有している。
[発明が解決しようとしている課題]
しかしながら、第4図に示すような従来のDRAMセル
では、普通キャパシタの陽電極8が形成された後にビッ
トライン9が形成されるので、陽電極8のサイズはビッ
トライン9がトランジスタのドレインと接触する場所を
除く所にしか拡大出来ない。従って、キャパシタの容量
がエツチングパターンの限界のため増加出来なくなる。
では、普通キャパシタの陽電極8が形成された後にビッ
トライン9が形成されるので、陽電極8のサイズはビッ
トライン9がトランジスタのドレインと接触する場所を
除く所にしか拡大出来ない。従って、キャパシタの容量
がエツチングパターンの限界のため増加出来なくなる。
本発明は、大容量記憶に適したキャパシタを有する半導
体記憶素子を提供する。
体記憶素子を提供する。
又、本発明は、セルサイズを増大することなく大きな領
域の積層キャパシタを有するDRAMセルを提供する。
域の積層キャパシタを有するDRAMセルを提供する。
更に、本発明は、大容量のキャパシタがエツチングパタ
ーンの影響を受けずに得られる半導体記憶素子の製造方
法を提供する。
ーンの影響を受けずに得られる半導体記憶素子の製造方
法を提供する。
又更に、本発明は、キャパシタがビットライン上に形成
されるDRAMセルの積層キャパシタの製造方法を提供
する。
されるDRAMセルの積層キャパシタの製造方法を提供
する。
[課題を解決するための手段及び作用]本発明によれば
、DRAMセルは、半導体基体と、素子絶縁性酸化層と
、複数のワードライン電極と、ソース領域と、ドレイン
領域と、ワードライン電極上の絶縁性層と、前記絶縁性
酸化層上にあって前記ソース領域と接触するつなぎ電極
層と、該つなぎ電極層上に基体と同方向に広がり前記ド
レイン領域と接触するビットライン層と、少なくとも前
記ビットライン層上に広がり前記つなぎ電極層と接続す
る第1のポリシリコン層と、該第1のポリシリコン層の
上面を含む基体の全表面を覆う誘電層と、少なくとも前
記ビットライン層上に広がり該誘電層を覆う第2のポリ
シリコン層と、前記ビットライン層を前記つなぎ電極層
と第1のポリシリコン層と誘電層とから絶縁する絶縁性
中間層とを備える。
、DRAMセルは、半導体基体と、素子絶縁性酸化層と
、複数のワードライン電極と、ソース領域と、ドレイン
領域と、ワードライン電極上の絶縁性層と、前記絶縁性
酸化層上にあって前記ソース領域と接触するつなぎ電極
層と、該つなぎ電極層上に基体と同方向に広がり前記ド
レイン領域と接触するビットライン層と、少なくとも前
記ビットライン層上に広がり前記つなぎ電極層と接続す
る第1のポリシリコン層と、該第1のポリシリコン層の
上面を含む基体の全表面を覆う誘電層と、少なくとも前
記ビットライン層上に広がり該誘電層を覆う第2のポリ
シリコン層と、前記ビットライン層を前記つなぎ電極層
と第1のポリシリコン層と誘電層とから絶縁する絶縁性
中間層とを備える。
本発明の第1の方向によれば、蓄電極パターンはビット
ライン上に形成され、陽電極は基体の全表面を覆って形
成される。
ライン上に形成され、陽電極は基体の全表面を覆って形
成される。
又、本発明の他の方向によれば、キャパシタの蓄電極と
陽電極とはビットライン上に形成され、ビットラインの
下には蓄電極をトランジスタのソースと接続するつなぎ
電極が形成される。
陽電極とはビットライン上に形成され、ビットラインの
下には蓄電極をトランジスタのソースと接続するつなぎ
電極が形成される。
[実施例]
以下添付図面に従って、本発明の詳細な説明する。
第2図において、半導体基体10上には、素子絶縁性酸
化層11とソース領域12とドレイン領域13とワード
ライン電極14,15.16と上記要素を覆う絶縁性層
17とが形成されている。ソース領域12と接触してつ
なぎ電極層18が素子絶縁性酸化層11を覆い、ドレイ
ン領域13と接触してビットライン層21が基体と同方
向につなぎ電極層18上まで広がっている。
化層11とソース領域12とドレイン領域13とワード
ライン電極14,15.16と上記要素を覆う絶縁性層
17とが形成されている。ソース領域12と接触してつ
なぎ電極層18が素子絶縁性酸化層11を覆い、ドレイ
ン領域13と接触してビットライン層21が基体と同方
向につなぎ電極層18上まで広がっている。
つなぎ電極層と接続して第1のポリシリコン層24が少
なくともビットライン層21の上に広がっている。
なくともビットライン層21の上に広がっている。
誘電性層25は第1のポリシリコン層24の上面を含む
基体の全表面を覆っている。誘電性層25は少なくとも
ビットライン層21上に広がる第2のポリシリコン層2
6により覆われていて、ビットライン層21は第1及び
第2の絶縁性中間層20.22によりつなぎ電極層18
と第1のポリシリコン層24と誘電性層25とから絶縁
されている。最後に、第2のポリシリコン層26を覆っ
て第3の絶縁性中間層27と金属電極28と素子保護層
29とがある。第1及び第2のポリシリコン層24.2
6はそれぞれキャパシタの蓄電極と陽電極とを形成する
。
基体の全表面を覆っている。誘電性層25は少なくとも
ビットライン層21上に広がる第2のポリシリコン層2
6により覆われていて、ビットライン層21は第1及び
第2の絶縁性中間層20.22によりつなぎ電極層18
と第1のポリシリコン層24と誘電性層25とから絶縁
されている。最後に、第2のポリシリコン層26を覆っ
て第3の絶縁性中間層27と金属電極28と素子保護層
29とがある。第1及び第2のポリシリコン層24.2
6はそれぞれキャパシタの蓄電極と陽電極とを形成する
。
このように、第1図に示す如く、本発明のDRAMセル
アレイの平面透視図において、ビットライン21下のト
ランジスタの活性領域30内にあって、つなぎ電極層1
8とソース層12との間に形成された第1の接触孔52
と、ワードライン14,15.16と垂直に交差する活
性領域30と、ビットライン層21とドレイン領域13
との間に形成された第2の接触孔54とが用意されてい
る。
アレイの平面透視図において、ビットライン21下のト
ランジスタの活性領域30内にあって、つなぎ電極層1
8とソース層12との間に形成された第1の接触孔52
と、ワードライン14,15.16と垂直に交差する活
性領域30と、ビットライン層21とドレイン領域13
との間に形成された第2の接触孔54とが用意されてい
る。
第1の接触孔52を通してソース領域12と接続される
つなぎ電極層18は、ビットライン層21を覆って形成
された蓄電極24下の第3の接触孔56と接続している
。すなわち、つなぎ電極層18はトランジスタのソース
領域12とビットライン層21を覆って形成された蓄電
極24とを接続して、ビットライン層21との接触のた
めの第2の接触孔54によるパターンの限界を取り除い
ている。
つなぎ電極層18は、ビットライン層21を覆って形成
された蓄電極24下の第3の接触孔56と接続している
。すなわち、つなぎ電極層18はトランジスタのソース
領域12とビットライン層21を覆って形成された蓄電
極24とを接続して、ビットライン層21との接触のた
めの第2の接触孔54によるパターンの限界を取り除い
ている。
つなぎ電極層18が所定の複合セルアレイ軸の回りに対
称に繰り返し容易に配置されること、又第3の接触孔5
6の位置は蓄電極24の拡張により変化することは当業
者には自明である。
称に繰り返し容易に配置されること、又第3の接触孔5
6の位置は蓄電極24の拡張により変化することは当業
者には自明である。
更に、キャパシタの陽電極26はセルアレイ上の全表面
を占めているので、従来の構造と比較すると記憶容量の
著しい増加が達成できる。
を占めているので、従来の構造と比較すると記憶容量の
著しい増加が達成できる。
次に、本発明の積層キャパシタの製造手順を第3A図〜
第3E図に従って説明する。
第3E図に従って説明する。
まず、第3A図のように、素子絶縁性酸化層11とワー
ドライン電極14,15.16とMOSトランジスタの
ソース領域12及びドレイン領域13と基体の全表面を
覆う絶縁性層17とを有する半導体基体上に、第1のフ
ォトマスク・パターン51を作成する。次に、第1の接
触孔52を作成してソース領域12を露出し、その後に
第1のフォトマスク・パターン51を取り除く。これに
より、DRAMセル内の第1の接触孔52てトランジス
タをキャパシタに接続可能とする。
ドライン電極14,15.16とMOSトランジスタの
ソース領域12及びドレイン領域13と基体の全表面を
覆う絶縁性層17とを有する半導体基体上に、第1のフ
ォトマスク・パターン51を作成する。次に、第1の接
触孔52を作成してソース領域12を露出し、その後に
第1のフォトマスク・パターン51を取り除く。これに
より、DRAMセル内の第1の接触孔52てトランジス
タをキャパシタに接続可能とする。
次に、第3B図のように、基体の全表面を覆ってポリシ
リコン又はポリシリコンと高融点を持つ金属(タングス
テン、チタン、モリブデン等)との混合物を500〜2
000人の厚さに被蓼する。次に、ソース領域12と素
子絶縁性酸化層11とを除く領域を覆うポリシリコン又
はポリシリコン混合物をエツチングして、ソース領域1
2に接触するつなぎ電極層18を作成する。次に、つな
ぎ電極12の表面を熱により酸化してポリシリコン酸化
層19を形成する。
リコン又はポリシリコンと高融点を持つ金属(タングス
テン、チタン、モリブデン等)との混合物を500〜2
000人の厚さに被蓼する。次に、ソース領域12と素
子絶縁性酸化層11とを除く領域を覆うポリシリコン又
はポリシリコン混合物をエツチングして、ソース領域1
2に接触するつなぎ電極層18を作成する。次に、つな
ぎ電極12の表面を熱により酸化してポリシリコン酸化
層19を形成する。
次に、第3C図のように、基体10の全表面に第1の絶
縁性中間層20と第2のフォトマスク・パターン53と
を連続して形成する。ドレイン13上の第1の絶縁性中
間層20と絶縁性層17とは異方向に順にエツチングさ
れて第2の接触孔54を形成する。その後、第2のフォ
トマスク・パターン53は除去される。第2の接触孔5
4はビットラインがDRAM内のセルトランジスタと接
続するのを可能とする。
縁性中間層20と第2のフォトマスク・パターン53と
を連続して形成する。ドレイン13上の第1の絶縁性中
間層20と絶縁性層17とは異方向に順にエツチングさ
れて第2の接触孔54を形成する。その後、第2のフォ
トマスク・パターン53は除去される。第2の接触孔5
4はビットラインがDRAM内のセルトランジスタと接
続するのを可能とする。
次に、第3D図に示すように、基体の全表面にはポリシ
リコンと高融点を持つ金属(タングステン、チタン、モ
リブデン等)との混合物が作成される。この金属は、第
2の接触孔54でドレイン領域13と接触するビットラ
イン層21を形成するようパターン化されている。次に
、基体の全表面には第2の絶縁性中間層が、その上には
第3のフォトマスク・パターン55が作られ、素子絶縁
性酸化層11を覆うつなぎ電極層18の部分を露出する
ように、第2の絶縁性中間層22とその下の第1の絶縁
性中間層20とポリシリコン酸化層19とがエツチング
されて、第3の接触孔56が形成される。その後、第3
のフォトマスク・パターン55は除去される。
リコンと高融点を持つ金属(タングステン、チタン、モ
リブデン等)との混合物が作成される。この金属は、第
2の接触孔54でドレイン領域13と接触するビットラ
イン層21を形成するようパターン化されている。次に
、基体の全表面には第2の絶縁性中間層が、その上には
第3のフォトマスク・パターン55が作られ、素子絶縁
性酸化層11を覆うつなぎ電極層18の部分を露出する
ように、第2の絶縁性中間層22とその下の第1の絶縁
性中間層20とポリシリコン酸化層19とがエツチング
されて、第3の接触孔56が形成される。その後、第3
のフォトマスク・パターン55は除去される。
第3E図の段階では、基体の全表面は従来のイオン注入
とPOCL3析出法とによりポリシリコンで適当に覆わ
れる。これは蓄電極として第1のポリシリコン層24を
形成するようパターン化されている。次に、第1のポリ
シリコン層24の上を含む基体の全表面は誘電層25で
覆われ、その上を第2のポリシリコン層26を覆って適
当にパターン化された陽電極を作成する。誘電層25は
酸化層や酸化層と窒化層との混合物や酸化タンタル(T
a20a)のような高誘電物質が好ましい。後の処理手
順は第2図に示す構造を達成するものであればどんな従
来の手順でよい。
とPOCL3析出法とによりポリシリコンで適当に覆わ
れる。これは蓄電極として第1のポリシリコン層24を
形成するようパターン化されている。次に、第1のポリ
シリコン層24の上を含む基体の全表面は誘電層25で
覆われ、その上を第2のポリシリコン層26を覆って適
当にパターン化された陽電極を作成する。誘電層25は
酸化層や酸化層と窒化層との混合物や酸化タンタル(T
a20a)のような高誘電物質が好ましい。後の処理手
順は第2図に示す構造を達成するものであればどんな従
来の手順でよい。
本発明のDRAMセルの製造手順において、つなぎ電極
層18とキャパシタの蓄電極としての第1のポリシリコ
ン層24とを接続する第3の接触孔56の位置は、蓄電
極の拡張により変化可能であり、従来技術のようなエツ
チング・パターンの限界による問題は発生しない。
層18とキャパシタの蓄電極としての第1のポリシリコ
ン層24とを接続する第3の接触孔56の位置は、蓄電
極の拡張により変化可能であり、従来技術のようなエツ
チング・パターンの限界による問題は発生しない。
上記のように、本発明のDRAMセルは、ビットライン
上方にキャパシタを形成し、つなぎ電極の使用により、
キャパシタとトランジスタの活性領域との接続を達成し
て、ビットライン接触領域の存在によるパターンの限界
を取り除いた。
上方にキャパシタを形成し、つなぎ電極の使用により、
キャパシタとトランジスタの活性領域との接続を達成し
て、ビットライン接触領域の存在によるパターンの限界
を取り除いた。
更に、本発明のDRAMセルは、キャパシタをビットラ
イン上方に形成しているので、キャパシタはセルサイズ
を増大することなくより大きな領域を占めることができ
る。このように、本発明は高集積度と大容量とを目指す
半導体素子の信頼性を向上させる。
イン上方に形成しているので、キャパシタはセルサイズ
を増大することなくより大きな領域を占めることができ
る。このように、本発明は高集積度と大容量とを目指す
半導体素子の信頼性を向上させる。
本発明は好適な実施例を説明したが、本発明の思想を離
れることなく種々の変形が可能である。
れることなく種々の変形が可能である。
[発明の効果コ
本発明により、大容量記憶に適したキャパシタを有する
半導体記憶素子を提供できる。
半導体記憶素子を提供できる。
又、セルサイズを増大することなく大きな領域の積層キ
ャパシタを有するDRAMセルを提供できる。
ャパシタを有するDRAMセルを提供できる。
更に、大容量のキャパシタがエッヂングパターンの影響
を受けずに得られる半導体記憶素子の製造方法を提供で
きる。
を受けずに得られる半導体記憶素子の製造方法を提供で
きる。
又更に、キャパシタがビットライン上に形成されるDR
AMセルの積層キャパシタの製造方法を提供できる。
AMセルの積層キャパシタの製造方法を提供できる。
第1図は本発明のDRAMセルの部分平面図、第2図は
第1図の線x−y−zに沿った横断面図、 第3A図〜第3E図は本発明の積層キャパシタセルの製
造方法の処理手順を示す図、 第4図は従来のDRAMセルの部分平面図、第5図は第
4図の線a−bに沿った横断面図である。 図中、10・・・半導体基体、11・・・素子絶縁性酸
化層、12・・・ソース領域、13・・・ドレイン領域
、14.15.16・・・ワードライン電極、17・・
・絶縁性層、18・・・つなぎ電極層、19・・・ポリ
シリコン酸化層、20・・・第1の絶縁性中間層、21
・・・ビットライン層、22・・・第2の絶縁性中間層
、24・・・第1のポリシリコン層、25・・・誘電性
層、26・・・第2のポリシリコン層、27・・・第3
の絶縁性中間層、28・・・金属電極、29・・・素子
保護層、30・・・活性領域、51・・・第1のフォト
マスク・パターン、52・・・第1の接触孔、53・・
・第2のフォトマスク・パターン、54・・・第2の接
触孔、55・・・第3のフォトマスク・パターン、56
・・・第3の接触孔である。 特許出願人 サムソン・エレクトロニクス・0ト 一〇 ヘ ヘ ヘ
第1図の線x−y−zに沿った横断面図、 第3A図〜第3E図は本発明の積層キャパシタセルの製
造方法の処理手順を示す図、 第4図は従来のDRAMセルの部分平面図、第5図は第
4図の線a−bに沿った横断面図である。 図中、10・・・半導体基体、11・・・素子絶縁性酸
化層、12・・・ソース領域、13・・・ドレイン領域
、14.15.16・・・ワードライン電極、17・・
・絶縁性層、18・・・つなぎ電極層、19・・・ポリ
シリコン酸化層、20・・・第1の絶縁性中間層、21
・・・ビットライン層、22・・・第2の絶縁性中間層
、24・・・第1のポリシリコン層、25・・・誘電性
層、26・・・第2のポリシリコン層、27・・・第3
の絶縁性中間層、28・・・金属電極、29・・・素子
保護層、30・・・活性領域、51・・・第1のフォト
マスク・パターン、52・・・第1の接触孔、53・・
・第2のフォトマスク・パターン、54・・・第2の接
触孔、55・・・第3のフォトマスク・パターン、56
・・・第3の接触孔である。 特許出願人 サムソン・エレクトロニクス・0ト 一〇 ヘ ヘ ヘ
Claims (21)
- (1)半導体基体と素子絶縁性酸化層と複数のワードラ
イン電極とソース領域とドレイン領域と前記ワードライ
ン電極を覆う絶縁性層とを有するDRAMセルであつて
、 前記ソース領域と接続して前記素子絶縁性 酸化層上を覆うつなぎ電極層と、 前記ドレイン領域と接続して該つなぎ電極上に前記基体
と同方向に広がるビットライン層と、前記つなぎ電極層
と接続して少なくとも前記ビットライン層上に広がる第
1のポリシリコンと、 該第1のポリシリコン層の上面を含む前記基体の全表面
を被覆する誘電層と、 少なくとも前記ビットライン層上に広がり前記誘電層を
覆う第2のポリシリコン層と、 前記つなぎ電極層と第1のポリシリコン層と誘電層とを
前記ビットライン層から絶縁する絶縁性中間層とを備え
ることを特徴とする DRAMセル。 - (2)前記つなぎ電極層は、ポリシリコン又はポリシリ
コンと高融点を持つ金属の混合物とのいづれかであるこ
とを特徴とする請求項第1項記載のDRAMセル。 - (3)前記第1のポリシリコン層はキャパシタの蓄電極
となることを特徴とする請求項第1項記載のDRAMセ
ル。 - (4)前記第2のポリシリコン層はキャパシタの陽電極
となることを特徴とする請求項第1項記載のDRAMセ
ル。 - (5)ビットラインと、該ビットラインに垂直に交わる
複数のワードラインと、キャパシタと、ドレインが前記
ビットラインにつながり、ゲートが前記ワードラインに
つながり、ソースが前記キャパシタとつながるMOSト
ランジスタとを有する半導体メモリセルアレイであつて
、 前記キャパシタを前記MOSトランジスタのソースに接
続するつなぎ電極と、 該つなぎ電極の所定位置に形成される接触孔と、 少なくとも前記ビットライン上に広がり、前記つなぎ電
極と前記ビットライン間の所定位置で前記接触孔により
接続する蓄電極と、 該蓄電極を覆つて形成され、前記基体の全表面上に広が
る陽電極とを備えることを特徴とする半導体メモリセル
アレイ。 - (6)前記つなぎ電極は前記MOSトランジスタの非活
性領域に広がつていることを特徴とする請求項第5項記
載の半導体メモリセルアレイ。 - (7)前記接触孔は前記つなぎ電極上の前記MOSトラ
ンジスタの活性領域あるいは非活性領域に形成されるこ
とを特徴とする請求項第5項又は第6項記載の半導体メ
モリセルアレイ。 - (8)素子絶縁性酸化層とワードライン電極とソース及
びドレインとを有する半導体基体に絶縁性層を付加する
工程と、 該絶縁性層の前記ソース上の部分をエッチングし、前記
ソースの表面を露出して第1の接触孔を形成する工程と
、 前記素子絶縁性酸化層と前記第1の接触孔により露出し
た前記ソースの表面とを覆うつなぎ電極層を形成する行
程と、 該つなぎ電極層の表面を覆うポリシリコン酸化層を熱酸
化処理により形成する行程と、 前記基体の全表面に第1の絶縁性中間層を 付加する行程と、 前記ドレイン上に位置する前記第1の絶縁性中間層と絶
縁性層の部分に異方状に順次エッチングを行い、前記ド
レインを露出して第2の接触孔を形成する行程と、 前記基体の全表面にビットライン層を付加して所定のパ
ターンを形成し、次に前記基体の全表面に第2の絶縁性
中間層を付加する行程と、 前記つなぎ電極層上に位置する第2の絶縁性中間層と第
1の絶縁性中間層とポリシリコン酸化層の部分に異方状
に順次エッチングを行い、前記つなぎ電極層を露出して
第3の接触孔を形成する行程と、 前記基体の全表面に導電性不純物を添加して所定電極パ
ターンを形作る第1のポリシリコン層を付加する行程と
、 前記基体の全表面に誘電性層を付加する行程と、 該誘導性層を覆う第2のポリシリコン層を形成する行程
とを備えることを特徴とする半導体素子の製造方法。 - (9)前記第1及び第2のポリシリコン層は前記ビット
ライン層上に広がつていることを特徴とする請求項第8
項記載の半導体素子の、製造方法。 - (10)前記つなぎ電極層はポリシリコン又はポリシリ
コンと高熱点を持つ金属との混合物のいづれかであるこ
とを特徴とする請求項第8項記載の半導体素子の製造方
法。 - (11)前記ビットライン層はポリシリコン又はポリシ
リコンと高熱点を持つ金属との混合物のいづれかである
ことを特徴とする請求項第8項記載の半導体素子の製造
方法。 - (12)前記誘電性層は酸化層又は酸化層と窒化層との
混合物又はタルタン酸化物のいづれかであることを特徴
とする請求項第8項記載の半導体素子の製造方法。 - (13)前記第1のポリシリコン層はキャパシタの蓄電
極となることを特徴とする請求項第8項記載の半導体素
子の製造方法。 - (14)前記第2の絶縁性中間層は前記ビットライン層
を蓄電極から絶縁することを特徴とする請求項第8項又
は第13項記載の半導体素子の製造方法。 - (15)前記第2のポリシリコン層はキャパシタの陽電
極となることを特徴とする請求項第8項記載の半導体素
子の製造方法。 - (16)前記第3の接触孔は前記つなぎ電極層上のいづ
れかの位置に形成されることを特徴とする請求項第8項
記載の半導体素子の製造方法。 - (17)MOSトランジスタを有する半導体基体上にD
RAMセルのキャパシタを作成する方法であつて、 前記MOSトランジスタのソースの表面を露出して前記
ソースに接触するつなぎ電極を形成する行程と、 前記MOSトランジスタのドレインの表面を露出して前
記ドレインに接触するビットライン層を形成する行程と
、 前記つなぎ電極層の所定表面を露出して前記つなぎ電極
層に接触する第1のポリシリコン層を形成する行程と、 該第1のポリシリコン層を覆つて誘電性層を形成する行
程と、 該誘電性層を覆つて第2のポリシリコン層を形成する行
程を備えることを特徴とするDRAMセルのキャパシタ
の作成方法。 - (18)前記第1及び第2のポリシリコン層は前記ビッ
トライン層上に広がつていることを特徴とする請求項第
17項記載のDRAMセルのキャパシタの作成方法。 - (19)前記つなぎ電極はポリシリコン又はポリシリコ
ンと高熱点を持つ金属との混合物のいづれかであること
を特徴とする請求項第8項記載のDRAMセルのキャパ
シタの作成方法。 - (20)前記第1のポリシリコン層はキャパシタの蓄電
極となることを特徴とする請求項第8項記載のDRAM
セルのキャパシタの作成方法。 - (21)前記第2のポリシリコン層はキャパシタの陽電
極となることを特徴とする請求項第8項記載のDRAM
セルのキャパシタの作成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900008069A KR920009748B1 (ko) | 1990-05-31 | 1990-05-31 | 적층형 캐패시터셀의 구조 및 제조방법 |
KR8069/1990 | 1990-05-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0435062A true JPH0435062A (ja) | 1992-02-05 |
Family
ID=19299691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2201561A Pending JPH0435062A (ja) | 1990-05-31 | 1990-07-31 | 積層キヤパシタセルを有する半導体記憶素子及びその製造方法 |
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Country | Link |
---|---|
JP (1) | JPH0435062A (ja) |
KR (1) | KR920009748B1 (ja) |
CN (1) | CN1056946A (ja) |
DE (1) | DE4023153A1 (ja) |
GB (1) | GB2244596A (ja) |
IT (1) | IT9048191A1 (ja) |
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---|---|---|---|---|
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KR100475075B1 (ko) * | 2002-05-17 | 2005-03-10 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
TWI679662B (zh) * | 2019-08-01 | 2019-12-11 | 力晶積成電子製造股份有限公司 | 電容集成結構及其電容與其製造方法 |
Family Cites Families (11)
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---|---|---|---|---|
DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
JPS602782B2 (ja) * | 1982-06-30 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
GB2143675B (en) * | 1983-07-11 | 1987-05-07 | Nat Semiconductor Corp | High efficiency dynamic random access memory cell and process for fabricating it |
JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-05-31 KR KR1019900008069A patent/KR920009748B1/ko not_active IP Right Cessation
- 1990-07-20 DE DE4023153A patent/DE4023153A1/de not_active Withdrawn
- 1990-07-30 GB GB9016673A patent/GB2244596A/en not_active Withdrawn
- 1990-07-31 IT IT048191A patent/IT9048191A1/it unknown
- 1990-07-31 CN CN90106622A patent/CN1056946A/zh active Pending
- 1990-07-31 JP JP2201561A patent/JPH0435062A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
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KR910020903A (ko) | 1991-12-20 |
CN1056946A (zh) | 1991-12-11 |
GB9016673D0 (en) | 1990-09-12 |
GB2244596A (en) | 1991-12-04 |
KR920009748B1 (ko) | 1992-10-22 |
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