JP2682021B2 - 半導体メモリ装置 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第11,12,13図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 第一の実施例の図 （第１図） 第一の実施例の製造方法 （第２図） 第二の実施例の図 （第３図） 第二の実施例の製造方法 （第４図） 第三の実施例の図 （第５図） 第三の実施例の製造方法 （第６図） 第四の実施例の図 （第７図） 第四の実施例の製造方法 （第８図） 各実施例の諸元を示す図 （第９図） 各実施例のセルの寸法図 （第10図） 〔概要〕 本発明はスタックト・キャパシタ型メモリセルを有す
るMIS型ダイナミック半導体メモリ装置の構造の改良に
関し、 特にオープン・ビットライン形式のDRAM（Dynamic Ra
ndom Access Memory）において、メモリセルアレイのサ
イズを増大させることなくビット線ピッチを拡大するこ
とでワード線やビット線のピッチをセンスアンプやワー
ド・デコーダ等の周辺回路の大きさと整合させ、総合的
に素子密度の向上をはかるとともに、容量形成部面積と
セル面積の比を最大限に大きくすることを目的とし、 転送用FET、該転送用FETの上部に配置された蓄積電
極，対向電極を有するキャパシタよりなる複数個のメモ
リセルと、前記キャパシタに前記転送用FETを介して接
続されるビット線と、前記転送用FETを制御するワード
線とを具備し，前記転送用FETのチャンネル長方向に前
記ワード線が延在し、前記ワード線に直交して前記ビッ
ト線が延在していることを特徴とする半導体メモリ装置
によって構成される。
るMIS型ダイナミック半導体メモリ装置の構造の改良に
関し、 特にオープン・ビットライン形式のDRAM（Dynamic Ra
ndom Access Memory）において、メモリセルアレイのサ
イズを増大させることなくビット線ピッチを拡大するこ
とでワード線やビット線のピッチをセンスアンプやワー
ド・デコーダ等の周辺回路の大きさと整合させ、総合的
に素子密度の向上をはかるとともに、容量形成部面積と
セル面積の比を最大限に大きくすることを目的とし、 転送用FET、該転送用FETの上部に配置された蓄積電
極，対向電極を有するキャパシタよりなる複数個のメモ
リセルと、前記キャパシタに前記転送用FETを介して接
続されるビット線と、前記転送用FETを制御するワード
線とを具備し，前記転送用FETのチャンネル長方向に前
記ワード線が延在し、前記ワード線に直交して前記ビッ
ト線が延在していることを特徴とする半導体メモリ装置
によって構成される。
本発明は例えば1Mbit以上の高集積度を有するLSIメモ
リ装置、特にスタックト・キャパシタ型メモリセルを有
するMIS（Metal Insulator Semiconductor）型ダイナミ
ック半導体メモリ装置のメモリセルの構造及びそのレイ
アウトに関する。
リ装置、特にスタックト・キャパシタ型メモリセルを有
するMIS（Metal Insulator Semiconductor）型ダイナミ
ック半導体メモリ装置のメモリセルの構造及びそのレイ
アウトに関する。
現在MIS形DRAMのメモリセルとしては１トランジスタ
・１キャパシタ形が主流をなしており、1Mビット以上の
高集積度になると１ビット当たりのセル面積を微小化す
るためにメモリセルの構成要素であるキャパシタをシリ
コン基板内部に設けたり、基板上部に設けたりするよう
なことによって高集積化を図っている。前者はトレンチ
形、後者はスタックト・キャパシタ形メモリセルと呼ば
れる。
・１キャパシタ形が主流をなしており、1Mビット以上の
高集積度になると１ビット当たりのセル面積を微小化す
るためにメモリセルの構成要素であるキャパシタをシリ
コン基板内部に設けたり、基板上部に設けたりするよう
なことによって高集積化を図っている。前者はトレンチ
形、後者はスタックト・キャパシタ形メモリセルと呼ば
れる。
第11図に標準的なDRAMのブロックダイヤグラムを示
す。メモリセルアレイ１の周辺にはアドレスバッフア
２、ロウデコーダ３コラムデコーダ４、センスアンプ５
及びデータ出力バッフア６などの周辺回路があり、これ
によってメモリセルへの入出力が行われる。このような
DRAMにおいては、例えばメモリセル特性の改善やそのサ
イズの微小化のみが突出するようなことは意味がなく、
各部分が相互に整合して初めて最高の性能と集積度が実
現されるものである。
す。メモリセルアレイ１の周辺にはアドレスバッフア
２、ロウデコーダ３コラムデコーダ４、センスアンプ５
及びデータ出力バッフア６などの周辺回路があり、これ
によってメモリセルへの入出力が行われる。このような
DRAMにおいては、例えばメモリセル特性の改善やそのサ
イズの微小化のみが突出するようなことは意味がなく、
各部分が相互に整合して初めて最高の性能と集積度が実
現されるものである。
第12図はセンスアンプとDRAMセルとの接続関係を示す
等価回路図である。通常MIS形DRAMでは格子状にビット
線（BL）及びワード線（WL）がもうけられ、それらの交
点に各メモリセル（MC）が接続されている。このような
MIS形DRAMにおける回路構成には、フォールデッドビッ
ト線形式とオープンビット線形式とがある。フォールデ
ッドビット線形式では第12図（ａ）に示すようにBL,▲
▼がセンスアンプ（S/A）の部分において折り返さ
れて平行な対をなしており、オープンビット線形式では
第12図（ｂ）に示す如く前記一対のビット線（BL,▲
▼）はセンスアンプの両側にそれぞれ反対方向に延在
している。
等価回路図である。通常MIS形DRAMでは格子状にビット
線（BL）及びワード線（WL）がもうけられ、それらの交
点に各メモリセル（MC）が接続されている。このような
MIS形DRAMにおける回路構成には、フォールデッドビッ
ト線形式とオープンビット線形式とがある。フォールデ
ッドビット線形式では第12図（ａ）に示すようにBL,▲
▼がセンスアンプ（S/A）の部分において折り返さ
れて平行な対をなしており、オープンビット線形式では
第12図（ｂ）に示す如く前記一対のビット線（BL,▲
▼）はセンスアンプの両側にそれぞれ反対方向に延在
している。
通常、ビット線に対してセンスアンプS/Aの２個のト
ランジスタが対応するのに較べて、ロウデコーダでは各
ワード線に１個のトランジスタが対応する。従ってセン
スアンプS/Aはロウデコーダよりもサイズが大きくなる
ことが避けられず周辺レイアウトが難しい。ビット線ピ
ッチ即ちビット線の線間隔はそれに結合されているセン
スアンプを配列するピッチ即ちセンスアンプピッチと整
合しなければならない。この条件はフォールデッドビッ
ト線形式においては比較的実現し易い。なぜならば第12
図（ａ）より推察されるごとくフォールデッドビット線
形式では並置されたビット線２本分の間隔にセンスアン
プを配置すればよいからである。
ランジスタが対応するのに較べて、ロウデコーダでは各
ワード線に１個のトランジスタが対応する。従ってセン
スアンプS/Aはロウデコーダよりもサイズが大きくなる
ことが避けられず周辺レイアウトが難しい。ビット線ピ
ッチ即ちビット線の線間隔はそれに結合されているセン
スアンプを配列するピッチ即ちセンスアンプピッチと整
合しなければならない。この条件はフォールデッドビッ
ト線形式においては比較的実現し易い。なぜならば第12
図（ａ）より推察されるごとくフォールデッドビット線
形式では並置されたビット線２本分の間隔にセンスアン
プを配置すればよいからである。
しかしながらオープンビット線形式においては、ビッ
ト線の１ピッチ内にセンスアンプを配置する必要があ
る。従ってメモリセルが微小化されるとビット線の１ピ
ッチ内にセンスアンプを配置できなくなり、センスアン
プの大きさにあわせてビット線ピッチを決めることにな
る。言い換えるとメモリデバイスの大きさは個々のメモ
リセルの大きさではなく、むしろセンスアンプの大きさ
で決定されているような状況にある。
ト線の１ピッチ内にセンスアンプを配置する必要があ
る。従ってメモリセルが微小化されるとビット線の１ピ
ッチ内にセンスアンプを配置できなくなり、センスアン
プの大きさにあわせてビット線ピッチを決めることにな
る。言い換えるとメモリデバイスの大きさは個々のメモ
リセルの大きさではなく、むしろセンスアンプの大きさ
で決定されているような状況にある。
従ってもしセンスアンプピッチとビット線ピッチとを
メモリセルアレイ全体のサイズを増大させることなく整
合させることができるならば集積度をさらに向上させる
ことができ、また周辺回路の設計に柔軟性が生まれるの
で、この点に大きな期待がよせられている。
メモリセルアレイ全体のサイズを増大させることなく整
合させることができるならば集積度をさらに向上させる
ことができ、また周辺回路の設計に柔軟性が生まれるの
で、この点に大きな期待がよせられている。
上記の問題を解決するためにいくつかの提案がなされ
ているが、一例としてM.Koyanagi et al.“Novel High
Density Stacked Capacitor MOS RAM"Japn.J.Appl.Phy
s.Vol.18（1979）,Supplement 18-1 pp.35-42に開示さ
れているオープンビット線形式によるメモリセルアレイ
構造がある。
ているが、一例としてM.Koyanagi et al.“Novel High
Density Stacked Capacitor MOS RAM"Japn.J.Appl.Phy
s.Vol.18（1979）,Supplement 18-1 pp.35-42に開示さ
れているオープンビット線形式によるメモリセルアレイ
構造がある。
第13図（１）はそのメモリセルの平面図を、第13図
（２）はＸ−Ｘ線に沿った断面図を示している。図にお
いて201はソース、202はドレイン、203は蓄積電極、204
は対向電極、205は絶縁膜、206はコンタクトホール、21
1はビット線、212はワード線である。
（２）はＸ−Ｘ線に沿った断面図を示している。図にお
いて201はソース、202はドレイン、203は蓄積電極、204
は対向電極、205は絶縁膜、206はコンタクトホール、21
1はビット線、212はワード線である。
本事例においてはセル面積を減らし、蓄積容量を増や
すためにスタックトキャパシタセル構造を用いている。
又、この形式においては、転送用FETを小さくすること
はできたがビット線ピッチが小さくなり過ぎてセンスア
ンプビットと整合をとることができない。言い換えると
メモリデバイスの素子密度はメモリセルそのものよりも
むしろセンスアンプの大きさで支配されているのが現状
である。
すためにスタックトキャパシタセル構造を用いている。
又、この形式においては、転送用FETを小さくすること
はできたがビット線ピッチが小さくなり過ぎてセンスア
ンプビットと整合をとることができない。言い換えると
メモリデバイスの素子密度はメモリセルそのものよりも
むしろセンスアンプの大きさで支配されているのが現状
である。
メモリセルの高集積化、高密度化を周辺回路のレイア
ウトの工夫によって達成しようという別の角度からの提
案がおこなわれている（例えば特開昭61-183955号公
報）。これらは例えばセンスアンプの両側に張り出した
ビット線を左右交互に入り組ませ、実質的にビット線ピ
ッチを２倍にしようというものである。しかしながらこ
のような方法ではメモリアレイの周辺ではメモリセルの
密度は1/2になってしまい、総合的に素子密度を上げる
ことができない。
ウトの工夫によって達成しようという別の角度からの提
案がおこなわれている（例えば特開昭61-183955号公
報）。これらは例えばセンスアンプの両側に張り出した
ビット線を左右交互に入り組ませ、実質的にビット線ピ
ッチを２倍にしようというものである。しかしながらこ
のような方法ではメモリアレイの周辺ではメモリセルの
密度は1/2になってしまい、総合的に素子密度を上げる
ことができない。
また一般にDRAMにおいてメモリセルのキャパシタ容量
値は出来るだけ大きい方がのぞましい。これはメモリを
安定にし、またリフレッシュ周期を長くできる利点があ
るからである。従ってメモリセルに許される面積を有効
に利用してキャパシタを形成することが望ましい。
値は出来るだけ大きい方がのぞましい。これはメモリを
安定にし、またリフレッシュ周期を長くできる利点があ
るからである。従ってメモリセルに許される面積を有効
に利用してキャパシタを形成することが望ましい。
しかしながら従来のスタックトセルにおいては第13図
（２）からもわかるように蓄積電極の形成後にビット線
を形成する構造であるたために、蓄積電極を最大限に転
送用FETの上に延長して形成することができない。即ち
セル面積を有効に利用出来ないから蓄積電極面積の利用
率は未だ小さい。
（２）からもわかるように蓄積電極の形成後にビット線
を形成する構造であるたために、蓄積電極を最大限に転
送用FETの上に延長して形成することができない。即ち
セル面積を有効に利用出来ないから蓄積電極面積の利用
率は未だ小さい。
本発明は、メモリセルアレイのサイズを拡大すること
なくビット線ピッチを拡大し、メモリサイズが微小化し
てもビット線ピッチとセンスアンプピッチを整合可能に
することを課題とする。
なくビット線ピッチを拡大し、メモリサイズが微小化し
てもビット線ピッチとセンスアンプピッチを整合可能に
することを課題とする。
さらに本発明は、容量形成部面積とセル面積の比を最
大にし、セル面積を有効に利用してキャパシタを形成す
ることでメモリ装置の動作を安定化し、リフレッシュサ
イクルを長くすることを課題とする。
大にし、セル面積を有効に利用してキャパシタを形成す
ることでメモリ装置の動作を安定化し、リフレッシュサ
イクルを長くすることを課題とする。
前記課題は、転送用FETと、該転送用FETの上部に配置
された蓄積電極と対向電極を有するキャパシタよりなる
複数個のメモリセルと、前記キャパシタに前記転送用FE
Tを介して接続されるビット線と、前記転送用FETを制御
するワード線を有する半導体メモリ装置において、前記
転送用FETのチャンネル長方向に前記転送用FETのソー
ス，ドレインと重なるように前記ワード線が延在し、前
記ワード線に直交して前記ビット線が延在し、前記蓄積
電極が前記ワード線に形成された開口を介して前記ドレ
インに接続されている半導体メモリ装置によって解決さ
れる。なお、前記キャパシタは、前記ビット線およびワ
ード線を覆う第２の絶縁膜の上に配設されることができ
る。
された蓄積電極と対向電極を有するキャパシタよりなる
複数個のメモリセルと、前記キャパシタに前記転送用FE
Tを介して接続されるビット線と、前記転送用FETを制御
するワード線を有する半導体メモリ装置において、前記
転送用FETのチャンネル長方向に前記転送用FETのソー
ス，ドレインと重なるように前記ワード線が延在し、前
記ワード線に直交して前記ビット線が延在し、前記蓄積
電極が前記ワード線に形成された開口を介して前記ドレ
インに接続されている半導体メモリ装置によって解決さ
れる。なお、前記キャパシタは、前記ビット線およびワ
ード線を覆う第２の絶縁膜の上に配設されることができ
る。
又、上記半導体メモリ装置の製造方法において、前記
蓄積電極のコンタクトホールと前記転送用FETとを絶縁
する第１の絶縁膜に前記蓄積電極用のコンタクトホール
を形成した後に、少なくとも前記コンタクトホールを含
む領域に絶縁膜を成長させ、ついで異方性エッチングし
て、前記コンタクトホール内壁面に側壁絶縁膜を形成し
て、前記コンタクトホールを実質的に縮小する工程を含
む半導体メモリ装置の製造方法、及び、前記蓄積電極の
コンタクトホールを形成した後に不純物をイオン注入し
て前記コンタクトホールに整合するソース・ドレイン不
純物拡散層を形成する工程を含む半導体メモリ装置の製
造方法によって解決される。
蓄積電極のコンタクトホールと前記転送用FETとを絶縁
する第１の絶縁膜に前記蓄積電極用のコンタクトホール
を形成した後に、少なくとも前記コンタクトホールを含
む領域に絶縁膜を成長させ、ついで異方性エッチングし
て、前記コンタクトホール内壁面に側壁絶縁膜を形成し
て、前記コンタクトホールを実質的に縮小する工程を含
む半導体メモリ装置の製造方法、及び、前記蓄積電極の
コンタクトホールを形成した後に不純物をイオン注入し
て前記コンタクトホールに整合するソース・ドレイン不
純物拡散層を形成する工程を含む半導体メモリ装置の製
造方法によって解決される。
又、半導体基板上に形成された第１の導電層と、該第
１の導電層を覆う第１の絶縁膜と、該第１の絶縁膜上に
形成された第２の導電層と、該第２の導電層を覆う第２
の絶縁膜と、該第２の絶縁膜と第２の導電層と第１の絶
縁膜を貫き、周囲を第２の絶縁膜と第２の導電層と第１
の絶縁膜で囲まれたコンタクトホールと、該コンタクト
ホール内壁を画定する前記第１、第２の絶縁膜と第２の
導電層の側面を覆う側壁絶縁膜と、前記コンタクトホー
ルを介して前記第１の導電層に接続し且つ前記第２の導
電層とは絶縁された第３の導電層とを有する半導体装置
およびその製造方法によって解決される。
１の導電層を覆う第１の絶縁膜と、該第１の絶縁膜上に
形成された第２の導電層と、該第２の導電層を覆う第２
の絶縁膜と、該第２の絶縁膜と第２の導電層と第１の絶
縁膜を貫き、周囲を第２の絶縁膜と第２の導電層と第１
の絶縁膜で囲まれたコンタクトホールと、該コンタクト
ホール内壁を画定する前記第１、第２の絶縁膜と第２の
導電層の側面を覆う側壁絶縁膜と、前記コンタクトホー
ルを介して前記第１の導電層に接続し且つ前記第２の導
電層とは絶縁された第３の導電層とを有する半導体装置
およびその製造方法によって解決される。
一般にメモリセルの転送用FETは微小電荷を転送する
だけであるからそのゲート幅は極めてせまい。したがっ
て転送用FETはソース・ドレイン方向すなわちチャンネ
ル長方向には長く、これと直角方向には短い。それ故、
ゲート電極をチャンネル幅方向へそのまま延ばしてワー
ド線とし、ワード線に直交してビット線を形成するなら
ばビット線のピッチ（BLピッチ）に対して、ワード線の
ピッチ（WLピッチ）は小となる。
だけであるからそのゲート幅は極めてせまい。したがっ
て転送用FETはソース・ドレイン方向すなわちチャンネ
ル長方向には長く、これと直角方向には短い。それ故、
ゲート電極をチャンネル幅方向へそのまま延ばしてワー
ド線とし、ワード線に直交してビット線を形成するなら
ばビット線のピッチ（BLピッチ）に対して、ワード線の
ピッチ（WLピッチ）は小となる。
従来一本のワード線にはデコーダ用のFETが１個対応
すればよく、WLピッチには余裕があったが、一本のビッ
ト線に対してはS/Aの２個のFETが対応しなければなら
ず、BLピッチとS/Aピッチが整合しなかったのである。
すればよく、WLピッチには余裕があったが、一本のビッ
ト線に対してはS/Aの２個のFETが対応しなければなら
ず、BLピッチとS/Aピッチが整合しなかったのである。
従って、本発明のようにBL,WLを形成するならばBLピ
ッチは長くなり、WLピッチは短くなり、それぞれセンス
アンプやデコーダと整合がとり易くなる。
ッチは長くなり、WLピッチは短くなり、それぞれセンス
アンプやデコーダと整合がとり易くなる。
上記のように従来に比べてビット線とワード線の方向
を入れ換えるために、本発明においてはビット線を半導
体基板のなかに埋設形成したり、或いはソースの真上に
形成したりする。またワード線も場合によっては転送用
FETの真上に形成される。これによってキャパシタをセ
ル面積一杯を使って形成することができるので容量形成
部面積とセル面積の比を最大限に大きくすることが可能
となり、メモリセルの面積を最大限に活用することがで
きる。またワード線を転送用FETやキャパシタに重ねて
配設するのでメモリセル面積は最小となり、素子の集積
度は最大となる。このことは以下に述べる実施例より明
らかとなろう。
を入れ換えるために、本発明においてはビット線を半導
体基板のなかに埋設形成したり、或いはソースの真上に
形成したりする。またワード線も場合によっては転送用
FETの真上に形成される。これによってキャパシタをセ
ル面積一杯を使って形成することができるので容量形成
部面積とセル面積の比を最大限に大きくすることが可能
となり、メモリセルの面積を最大限に活用することがで
きる。またワード線を転送用FETやキャパシタに重ねて
配設するのでメモリセル面積は最小となり、素子の集積
度は最大となる。このことは以下に述べる実施例より明
らかとなろう。
以下、図面に沿って本発明の実施例を詳述する。第１
図に本発明によるメモリセルのレイアウトの第一の実施
例であり、（１）はメモリセルアレイの部分平面図、
（２）及び（３）はそれぞれＸ−ＸおよびＹ−Ｙ線に沿
った断面図である。図中、11は半導体基板、21はビット
線、22はワード線、23はコンタクトホール、24はゲー
ト、25はドレイン、26は蓄積電極、27は対向電極、28は
絶縁体層、29はフィールド酸化物、30は絶縁膜である。
第13図とくらべて転送トランジスタのチャンネルの延長
方向が両図で同方向であるのに対して、ビット線21とワ
ード線22の方向が入れ換わっていることが理解されよ
う。これにより前述の如くビット線ピッチの方がワード
線ピッチより大きくなるから、周辺回路とのピッチ整合
が良くなる。
図に本発明によるメモリセルのレイアウトの第一の実施
例であり、（１）はメモリセルアレイの部分平面図、
（２）及び（３）はそれぞれＸ−ＸおよびＹ−Ｙ線に沿
った断面図である。図中、11は半導体基板、21はビット
線、22はワード線、23はコンタクトホール、24はゲー
ト、25はドレイン、26は蓄積電極、27は対向電極、28は
絶縁体層、29はフィールド酸化物、30は絶縁膜である。
第13図とくらべて転送トランジスタのチャンネルの延長
方向が両図で同方向であるのに対して、ビット線21とワ
ード線22の方向が入れ換わっていることが理解されよ
う。これにより前述の如くビット線ピッチの方がワード
線ピッチより大きくなるから、周辺回路とのピッチ整合
が良くなる。
第１図の実施例に特徴的なことはWLが転送トランジス
タのチャンネル長方向に延在していること、蓄積電極が
ビット線近傍まで拡大されておりセル面積が有効に利用
されていること、また同図（２）に見るごとくビット線
21は半導体基板11のなかに拡散やイオン注入等によって
埋設されている。この埋設層21は転送用FETのソースの
一部をかねている。ドレーン25もソースと同時に形成さ
れる。ゲート24はゲート酸化膜を介して基板11の上につ
くられる。ゲート24とワード線22は一体の導電膜で形成
されている。26は蓄積電極であり、ドレーン25に結合さ
れており、絶縁膜28を介して対向電極27との間にキャパ
シタを形成する。29は素子領域を規定するフィールド酸
化膜、30は絶縁層である。このような構造にすることに
より蓄積電極の面積はビット線21やワード線22に妨げら
れることなくセル面積一杯に拡大することができる。従
って蓄積キャパシタの容量値が大きくなり、メモリの安
定化やリフレッシュサイクルの改良に大いに寄与する。
タのチャンネル長方向に延在していること、蓄積電極が
ビット線近傍まで拡大されておりセル面積が有効に利用
されていること、また同図（２）に見るごとくビット線
21は半導体基板11のなかに拡散やイオン注入等によって
埋設されている。この埋設層21は転送用FETのソースの
一部をかねている。ドレーン25もソースと同時に形成さ
れる。ゲート24はゲート酸化膜を介して基板11の上につ
くられる。ゲート24とワード線22は一体の導電膜で形成
されている。26は蓄積電極であり、ドレーン25に結合さ
れており、絶縁膜28を介して対向電極27との間にキャパ
シタを形成する。29は素子領域を規定するフィールド酸
化膜、30は絶縁層である。このような構造にすることに
より蓄積電極の面積はビット線21やワード線22に妨げら
れることなくセル面積一杯に拡大することができる。従
って蓄積キャパシタの容量値が大きくなり、メモリの安
定化やリフレッシュサイクルの改良に大いに寄与する。
次ぎに第１図の実施例を形成する製造工程について説
明する。以下の本発明の説明において使用する材料や寸
法等も一例であるからこれらは設計目的に応じて各種公
知の半導体技術を用いて任意に変更修正することを妨げ
ない。
明する。以下の本発明の説明において使用する材料や寸
法等も一例であるからこれらは設計目的に応じて各種公
知の半導体技術を用いて任意に変更修正することを妨げ
ない。
第２図（ａ）〜（ｅ）は製造方法の各ステップを第１
図（１）におけるメモリセルのＸ−Ｘ断面図によって示
したものである。
図（１）におけるメモリセルのＸ−Ｘ断面図によって示
したものである。
まず第２図（ａ）に示すように通常の選択酸化により
ｐ形シリコン基板11上に素子分離用に所望の厚さの二酸
化シリコン（SiO2）からなるフィールド絶縁膜29を形成
する。その後イオン注入法により、注入エネルギー60ke
V、ドーズ量4x1015cm-2で砒素（As）を選択注入してビ
ット線となるべきｎ+層21を形成する。ビット線21はソ
ースの一部を兼ねるがソースと異なり、紙面に垂直方向
に延長している。このために必要なマスク工程やフォト
リソグラフィ工程は極めて通常のものであるから記述を
省略する。
ｐ形シリコン基板11上に素子分離用に所望の厚さの二酸
化シリコン（SiO2）からなるフィールド絶縁膜29を形成
する。その後イオン注入法により、注入エネルギー60ke
V、ドーズ量4x1015cm-2で砒素（As）を選択注入してビ
ット線となるべきｎ+層21を形成する。ビット線21はソ
ースの一部を兼ねるがソースと異なり、紙面に垂直方向
に延長している。このために必要なマスク工程やフォト
リソグラフィ工程は極めて通常のものであるから記述を
省略する。
次に同図（ｂ）のごとく標準的プロセスによってゲー
ト酸化膜31を形成し、続いて化学気相堆積法（Chemical
Vapour Deposition,CVD）によりポリシリコン1,000
Å、更にタングステンシリサイド（WSi）1,500Åを積層
堆積せしめ、ホトリソグラフィによりゲート電極を兼ね
るワード線24を形成する。
ト酸化膜31を形成し、続いて化学気相堆積法（Chemical
Vapour Deposition,CVD）によりポリシリコン1,000
Å、更にタングステンシリサイド（WSi）1,500Åを積層
堆積せしめ、ホトリソグラフィによりゲート電極を兼ね
るワード線24を形成する。
次いで同図（ｃ）のごとく加速電圧60keVによりドー
ズ量1x1015cm-2のイオン注入を行ってソース32、ドレー
ン25を形成する。ソース32及びドレーン25はゲート24に
セルフアラインされている。またソース、ドレーンの不
純物濃度はワード線のそれよりも低い。
ズ量1x1015cm-2のイオン注入を行ってソース32、ドレー
ン25を形成する。ソース32及びドレーン25はゲート24に
セルフアラインされている。またソース、ドレーンの不
純物濃度はワード線のそれよりも低い。
次いで同図（ｄ）のように絶縁膜30として厚さ1,000
ÅのSiO2をCVD法によって全面に形成し、フォトリソグ
ラフイによってこれをパターニングして後、更に反応性
イオンエッチング（Reactive Ion Etching,RIE）によっ
てドレイン部にコンタクトホール39を形成する。しかる
後ポリシリコン1,000ÅをCVD法により堆積せしめこれに
50keV,1x1015cm-2でAsイオン注入を施して導電性を付し
た後、ホトリソグラフイを用いて蓄積電極26を形成す
る。
ÅのSiO2をCVD法によって全面に形成し、フォトリソグ
ラフイによってこれをパターニングして後、更に反応性
イオンエッチング（Reactive Ion Etching,RIE）によっ
てドレイン部にコンタクトホール39を形成する。しかる
後ポリシリコン1,000ÅをCVD法により堆積せしめこれに
50keV,1x1015cm-2でAsイオン注入を施して導電性を付し
た後、ホトリソグラフイを用いて蓄積電極26を形成す
る。
次いで同図（ｅ）のように、まず蓄積電極26の表面を
熱酸化して100Åの絶縁体膜（SiO2）28を形成した後、
ポリシリコン膜1,000ÅをCVD法によって堆積し、これに
オキシ塩化燐（POCl3）を熱拡散させて対向電極27を形
成する。以下素子を完成させるための電極配線や表面非
活性化のための処理手順や工程は省略する。
熱酸化して100Åの絶縁体膜（SiO2）28を形成した後、
ポリシリコン膜1,000ÅをCVD法によって堆積し、これに
オキシ塩化燐（POCl3）を熱拡散させて対向電極27を形
成する。以下素子を完成させるための電極配線や表面非
活性化のための処理手順や工程は省略する。
上記第１の実施例の利点は蓄積電極を最大限に形成し
得ること、及び対向電極のパターニングが不要な点であ
る。
得ること、及び対向電極のパターニングが不要な点であ
る。
次ぎに本発明の第二の実施例を第３図に示す。第３図
（１）はメモリセルアレイの部分平面図、（２）及び
（３）はそれぞれＸ−ＸおよびＹ−Ｙ線に沿った断面図
である。図においてビット線51は転送用FETのソース51
の一部を兼ね、ドレーン55とともに半導体基板50に不純
物拡散層により形成されている。ワード線52は転送用FE
Tのゲートを兼ね、且つ該転送用FETの上部に重ねて配設
されている。
（１）はメモリセルアレイの部分平面図、（２）及び
（３）はそれぞれＸ−ＸおよびＹ−Ｙ線に沿った断面図
である。図においてビット線51は転送用FETのソース51
の一部を兼ね、ドレーン55とともに半導体基板50に不純
物拡散層により形成されている。ワード線52は転送用FE
Tのゲートを兼ね、且つ該転送用FETの上部に重ねて配設
されている。
第３図（２）、（３）よりわかるように、ワード線52
は転送用FETからゲート酸化膜62及びフィールド酸化膜5
9によって絶縁されており、またその上面は第２の絶縁
膜60によって覆われている。コンタクトホール53はドレ
ーン55の部分に設けられているがその側面は後述のごと
く絶縁膜で覆われ、その中を通って蓄積電極56がドレー
ン55に接続されている。同図（３）に見られるように、
ワード線52の幅はコンタクトホールより広いのでコンタ
クトホール53の部分でワード線52が左右に切断されるこ
とはない。蓄積電極56は第２の絶縁膜60の上面でセル面
積一杯に広がっており、絶縁膜58を介して対向電極57と
ともにキャパシタを形成する。
は転送用FETからゲート酸化膜62及びフィールド酸化膜5
9によって絶縁されており、またその上面は第２の絶縁
膜60によって覆われている。コンタクトホール53はドレ
ーン55の部分に設けられているがその側面は後述のごと
く絶縁膜で覆われ、その中を通って蓄積電極56がドレー
ン55に接続されている。同図（３）に見られるように、
ワード線52の幅はコンタクトホールより広いのでコンタ
クトホール53の部分でワード線52が左右に切断されるこ
とはない。蓄積電極56は第２の絶縁膜60の上面でセル面
積一杯に広がっており、絶縁膜58を介して対向電極57と
ともにキャパシタを形成する。
第二の実施例は第１図の第一の実施例とくらべて蓄積
電極がワード線にセルフアラインされ転送用FETのドレ
インにコンタクトしていること、及びワード線52が転送
用FETの上部に重なって配設されていることが特徴であ
る。即ち第一の実施例ではワード線は転送用FETの横を
通るように配設されていたが、本実施例においてはワー
ド線52は転送用FETの上部に重ねて配置することにより
ワード線ピッチをさらに縮めることが可能となる。これ
によりメモリセルの面積をさらに縮小し素子密度をさら
に増加させることができる。しかもビット線ピッチがワ
ード線ピッチより大きいと言う特徴は維持され、周辺回
路とのピッチ整合は容易である。
電極がワード線にセルフアラインされ転送用FETのドレ
インにコンタクトしていること、及びワード線52が転送
用FETの上部に重なって配設されていることが特徴であ
る。即ち第一の実施例ではワード線は転送用FETの横を
通るように配設されていたが、本実施例においてはワー
ド線52は転送用FETの上部に重ねて配置することにより
ワード線ピッチをさらに縮めることが可能となる。これ
によりメモリセルの面積をさらに縮小し素子密度をさら
に増加させることができる。しかもビット線ピッチがワ
ード線ピッチより大きいと言う特徴は維持され、周辺回
路とのピッチ整合は容易である。
第４図（ａ）〜（ｅ）は第二の実施例の製造工程の各
ステップを、第３図（１）及び（２）のメモリセルのＸ
−Ｘ断面図によって示したものである。
ステップを、第３図（１）及び（２）のメモリセルのＸ
−Ｘ断面図によって示したものである。
まず同図（ａ）のごとくｐ形シリコン基板50にフィー
ルド絶縁膜59及びビット線及びソースを構成する拡散層
54及びドレイン55を構成する拡散層を選択イオン注入に
より形成する。
ルド絶縁膜59及びビット線及びソースを構成する拡散層
54及びドレイン55を構成する拡散層を選択イオン注入に
より形成する。
次いで（ｂ）のごとくゲート酸化膜62を形成し、続い
てゲート電極を兼ねるWL52を形成する。
てゲート電極を兼ねるWL52を形成する。
同図（ｃ）においては、第２図（ｄ）と同様に、絶縁
膜（SiO2）60を形成し、RIEを利用してドレイン部にコ
ンタクトホール53を形成する。
膜（SiO2）60を形成し、RIEを利用してドレイン部にコ
ンタクトホール53を形成する。
同図（ｄ）においては、コンタクトホール53内のドレ
イン表面及び全体に熱酸化膜200Åを形成し更にCVDによ
って1,000Åの酸化膜を積層する。次にRIEを用いて該酸
化膜を異方性エッチングする。その結果コンタクトホー
ルの側壁のみに該酸化膜63が残される。なお以下の説明
や図面においては酸化膜60と63を区別しないで説明をす
すめる。
イン表面及び全体に熱酸化膜200Åを形成し更にCVDによ
って1,000Åの酸化膜を積層する。次にRIEを用いて該酸
化膜を異方性エッチングする。その結果コンタクトホー
ルの側壁のみに該酸化膜63が残される。なお以下の説明
や図面においては酸化膜60と63を区別しないで説明をす
すめる。
次いで同図（ｅ）においては、第２図（ｄ）と同様に
CVD法を用いて蓄積電極56が堆積、整形される。更に第
２図（ｅ）におけると同様に、誘電体膜及び対向電極が
形成される。（図示せず） 次ぎに本発明の第三の実施例を第５図に示す。第５図
において、（１）はメモリセルアレイの部分平面図、
（２）及び（３）はそれぞれＸ−ＸおよびＹ−Ｙ線に沿
った断面図である。図において81はビット線、82はワー
ド線、84はソース、85はドレーンである。ドレーン85に
は蓄積電極86がコンタクトホール83を介して接続され、
対向電極87ともにキャパシタを形成する。88、89、90、
91、は絶縁体膜である。
CVD法を用いて蓄積電極56が堆積、整形される。更に第
２図（ｅ）におけると同様に、誘電体膜及び対向電極が
形成される。（図示せず） 次ぎに本発明の第三の実施例を第５図に示す。第５図
において、（１）はメモリセルアレイの部分平面図、
（２）及び（３）はそれぞれＸ−ＸおよびＹ−Ｙ線に沿
った断面図である。図において81はビット線、82はワー
ド線、84はソース、85はドレーンである。ドレーン85に
は蓄積電極86がコンタクトホール83を介して接続され、
対向電極87ともにキャパシタを形成する。88、89、90、
91、は絶縁体膜である。
第１図の実施例と比べると第三実施例においてはビッ
ト線81が半導体基板80内ではなくその上面に導電体膜に
よって形成されていることである。このようにすること
によって第一の実施例に較べ半導体基板内のｐ−ｎ接合
の面積が減少し、ソフトエラー発生の確率をより低くす
ることができる。
ト線81が半導体基板80内ではなくその上面に導電体膜に
よって形成されていることである。このようにすること
によって第一の実施例に較べ半導体基板内のｐ−ｎ接合
の面積が減少し、ソフトエラー発生の確率をより低くす
ることができる。
第６図（ａ）〜（ｆ）に第三の実施例の製造工程を示
す。工程は前述の実施例とほぼ同じである。まず（ａ）
のごとくｐ形基板シリコン80にフィールド絶縁膜89及び
ゲート酸化膜93を形成し、続いてゲート電極を兼ねるワ
ード線82を形成する。次ぎに第６図（ｂ）においてはソ
ース84、ドレイン85を選択イオン注入を用いて形成す
る。続いて第６図（ｃ）のごとく絶縁膜としてシリコン
酸化膜（SiO2）90を形成し、さらにソース84上にコンタ
クトホール83′を形成する。
す。工程は前述の実施例とほぼ同じである。まず（ａ）
のごとくｐ形基板シリコン80にフィールド絶縁膜89及び
ゲート酸化膜93を形成し、続いてゲート電極を兼ねるワ
ード線82を形成する。次ぎに第６図（ｂ）においてはソ
ース84、ドレイン85を選択イオン注入を用いて形成す
る。続いて第６図（ｃ）のごとく絶縁膜としてシリコン
酸化膜（SiO2）90を形成し、さらにソース84上にコンタ
クトホール83′を形成する。
次ぎに第６図（ｄ）においては、まず全面に導電性ポ
リシリコン500Å及びタングステン・シリサイド（Ｗ−S
i）1,500Åを堆積しこれをホトリソグラフィによりパタ
ーニングしてビット線81を形成する。
リシリコン500Å及びタングステン・シリサイド（Ｗ−S
i）1,500Åを堆積しこれをホトリソグラフィによりパタ
ーニングしてビット線81を形成する。
続いて第６図（ｅ）においてはCVD法を用いてSiO2膜9
1を1,000Å堆積して後RIEによりコンタクトホール83′
を形成する。つづいて第６図（ｆ）のごとくCVDとホト
リソグラフィにより蓄積電極86を形成する。以下は一般
の半導体素子を完成させるための諸工程であるから説明
を省略する。
1を1,000Å堆積して後RIEによりコンタクトホール83′
を形成する。つづいて第６図（ｆ）のごとくCVDとホト
リソグラフィにより蓄積電極86を形成する。以下は一般
の半導体素子を完成させるための諸工程であるから説明
を省略する。
以上説明した第三の実施例においては第１図の場合と
同様にWLは転送用FETの側方に設けられているが、もち
ろん第３図に示した第二実施例のようにWLを転送用FET
の上部に重ねるように配置することは当業者の容易に理
解するところであろう。したがって敢えてこれ以上の説
明は省略するが、第３図のように変形した第三実施例に
おいて前記第二実施例とほぼ同じ効果が期待される。
同様にWLは転送用FETの側方に設けられているが、もち
ろん第３図に示した第二実施例のようにWLを転送用FET
の上部に重ねるように配置することは当業者の容易に理
解するところであろう。したがって敢えてこれ以上の説
明は省略するが、第３図のように変形した第三実施例に
おいて前記第二実施例とほぼ同じ効果が期待される。
本発明の第四の実施例を第７図に示す。第四の実施例
ではビット線及び蓄積電極がワード線にセルフアライン
され転送トランジスタのソース及びドレインにそれぞれ
コンタクトしている点が第三の実施例と異なるところで
その他の総て同様である。
ではビット線及び蓄積電極がワード線にセルフアライン
され転送トランジスタのソース及びドレインにそれぞれ
コンタクトしている点が第三の実施例と異なるところで
その他の総て同様である。
第７図において、111はBL、112はWL、113はコンタク
トホール、114はソース、115はドレイン、116は蓄積電
極、117は対向電極、118は絶縁体層、119はフィールド
酸化物である。
トホール、114はソース、115はドレイン、116は蓄積電
極、117は対向電極、118は絶縁体層、119はフィールド
酸化物である。
第８図（ａ）〜（ｇ）は本実施例の製造方法を各ステ
ップにおけるセルのＸ−Ｘ断面図によって示したもので
ある。第８図（ａ）においてはｐ型基板シリコン121に
フィールド絶縁体119を作成し、更にソース114、ドレイ
ン115を選択イオン注入により形成する。
ップにおけるセルのＸ−Ｘ断面図によって示したもので
ある。第８図（ａ）においてはｐ型基板シリコン121に
フィールド絶縁体119を作成し、更にソース114、ドレイ
ン115を選択イオン注入により形成する。
第８図（ｂ）においては第２図（ｂ）におけると同様
のゲート・プロセスによってゲート酸化膜124を形成
し、続いてゲート電極を兼ねるWL112を形成する。
のゲート・プロセスによってゲート酸化膜124を形成
し、続いてゲート電極を兼ねるWL112を形成する。
第８図（ｃ）においては、第２図（ｄ）におけると同
様に厚さ1000Åの絶縁膜（SiO2）128をCVDにより形成
し、第２図（ｃ）におけると同方法によりソース114、
ドレイン115にそれぞれコンタクトホール129、130を形
成する。
様に厚さ1000Åの絶縁膜（SiO2）128をCVDにより形成
し、第２図（ｃ）におけると同方法によりソース114、
ドレイン115にそれぞれコンタクトホール129、130を形
成する。
尚、このコンタクトホールに整合してソース、トレイ
ンの不純物を注入してもよい。ただしこの場合は第８図
（ａ）のソース・ドレイン形成は不要となりマスク層一
層が減少することになる。
ンの不純物を注入してもよい。ただしこの場合は第８図
（ａ）のソース・ドレイン形成は不要となりマスク層一
層が減少することになる。
第８図（ｄ）においては、コンクトホール129、130内
のソース、ドレイン表面及び全体に熱酸化膜200ÅとCVD
による1000Åの酸化膜を形成する。次にRIEにより該酸
化膜をエッチングする。その結果コンタクトホールの側
壁とドレイン表面の周辺部には該酸化膜131が残され
る。
のソース、ドレイン表面及び全体に熱酸化膜200ÅとCVD
による1000Åの酸化膜を形成する。次にRIEにより該酸
化膜をエッチングする。その結果コンタクトホールの側
壁とドレイン表面の周辺部には該酸化膜131が残され
る。
第８図（ｅ）においては、第４図（ｄ）と同様にCVD
法によりWL112にセルフアラインされ且つソース114、ド
レイン115にそれぞれコンタクトしたBL111、蓄積電極引
き出し電極133が堆積される。第８図（ｆ）においてはC
VD法により絶縁体層（酸化膜）134を形成する。
法によりWL112にセルフアラインされ且つソース114、ド
レイン115にそれぞれコンタクトしたBL111、蓄積電極引
き出し電極133が堆積される。第８図（ｆ）においてはC
VD法により絶縁体層（酸化膜）134を形成する。
第８図（ｇ）においては第４図（ｄ）、（ｅ）と同様
の方法によりコンタクトホールを形成し、ポリシリコン
を成長させてからパターニングして蓄積電極116を形成
する。この後、絶縁体膜を形成して対向電極を形成す
る。（図示せず） 以上は本発明の代表的な実施例であるが、それらの諸
元を従来の構造と比較してその効果を説明する。
の方法によりコンタクトホールを形成し、ポリシリコン
を成長させてからパターニングして蓄積電極116を形成
する。この後、絶縁体膜を形成して対向電極を形成す
る。（図示せず） 以上は本発明の代表的な実施例であるが、それらの諸
元を従来の構造と比較してその効果を説明する。
第９図は第13図のような従来構造のオープンビット線
形式の素子に本発明による第一、第二、第三、第四の実
施例のような設計思想を導入して製作した場合、それぞ
れのセンスアンプピッチ、ワード線ピッチ、セル面積、
蓄積電極面積及び蓄積電極面積とセル面積の比を一覧表
にした図である。又参考のために従来のフオールデッド
BL形式の場合も付記した。
形式の素子に本発明による第一、第二、第三、第四の実
施例のような設計思想を導入して製作した場合、それぞ
れのセンスアンプピッチ、ワード線ピッチ、セル面積、
蓄積電極面積及び蓄積電極面積とセル面積の比を一覧表
にした図である。又参考のために従来のフオールデッド
BL形式の場合も付記した。
第９図よりわかる如く本発明によればいずれもセンス
アンプ（S/A）ピッチはワード線（WL）ピッチよりも長
く、周辺回路との整合はよい。同図において従来形式の
ものも（S/A）ピッチは（WL）ピッチより長くなってい
るが、これは現時点での加工精度でつくり得るセンスア
ンプの最小の大きさに整合するためにビット線ピッチを
ここまで広げたためである。
アンプ（S/A）ピッチはワード線（WL）ピッチよりも長
く、周辺回路との整合はよい。同図において従来形式の
ものも（S/A）ピッチは（WL）ピッチより長くなってい
るが、これは現時点での加工精度でつくり得るセンスア
ンプの最小の大きさに整合するためにビット線ピッチを
ここまで広げたためである。
第一の実施例では、センスアンプピッチ及び蓄積電極
面積は従来オープンBL形式より大であるにも係わらず、
セル面積の利用率が向上しているためにセル面積は従来
オープンBL形式よりも小さい。
面積は従来オープンBL形式より大であるにも係わらず、
セル面積の利用率が向上しているためにセル面積は従来
オープンBL形式よりも小さい。
第二、第四の実施例では、従来オープンBL形式の半分
に近いセル面積において同一のセンスアンプピッチが得
ることができる。
に近いセル面積において同一のセンスアンプピッチが得
ることができる。
又、従来のフォールデッドBL形式よりもセル面積が小
さいにも係わらずセル面積利用率が高いので、蓄積電極
面積はフォールデッドBL形式よりも大きい。従ってセン
スアンプピッチをフォールデッドBL形式と同様にすれば
より大きい容量が得られる。
さいにも係わらずセル面積利用率が高いので、蓄積電極
面積はフォールデッドBL形式よりも大きい。従ってセン
スアンプピッチをフォールデッドBL形式と同様にすれば
より大きい容量が得られる。
第三の実施例では、セル面積の利用率は最大で、従来
オープンBL形式よりセンスアンプピッチも蓄積電極面積
も大きく、セル面積は小さい。又、センスアンプピッチ
が従来のフォールデッドBL形式と同じ場合、セル面積の
増加なしに蓄積電極面積を約２倍にすることができる。
オープンBL形式よりセンスアンプピッチも蓄積電極面積
も大きく、セル面積は小さい。又、センスアンプピッチ
が従来のフォールデッドBL形式と同じ場合、セル面積の
増加なしに蓄積電極面積を約２倍にすることができる。
尚、第９図の数値は以下に述べる方法によって得られ
たものである。
たものである。
第10図（ａ）から第10図（ｆ）までは本発明の各実施
例及び従来のオープンBL形式とフォールデッドBL形式に
対して、それぞれのセルの平面構造の部分拡大図を示し
たものである。図中、点線で囲まれた部分は蓄積電極を
表す。又、図中、ａはホトリソグラフィにおける最小線
幅、ｂはマスク合わせにおける位置ずれを見込んだマー
ジン、ｃは更に導電層の短絡防止をも含めたマージン、
そしてｄは選択酸化におけるバーズピークを表すものと
する。
例及び従来のオープンBL形式とフォールデッドBL形式に
対して、それぞれのセルの平面構造の部分拡大図を示し
たものである。図中、点線で囲まれた部分は蓄積電極を
表す。又、図中、ａはホトリソグラフィにおける最小線
幅、ｂはマスク合わせにおける位置ずれを見込んだマー
ジン、ｃは更に導電層の短絡防止をも含めたマージン、
そしてｄは選択酸化におけるバーズピークを表すものと
する。
第10図（ａ）から第10図（ｆ）までの各図にはセンス
アンプ（S/A）ピッチ〔ｐ（S/A）〕、ワード線（WL）ピ
ッチ〔ｐ（WL）〕と蓄積電極面積（ｓ）が記されてい
る。第10図（ｆ）において、ｐ（S/A）はセンスアンプ
の最小限の大きさである4a＋2cにとられている。又、第
９図の各数値は、通常仮定されるように、ａ＝0.7μ,b
＝0.3μ,c＝0.45μ,d＝0.15μとして得られたものであ
る。
アンプ（S/A）ピッチ〔ｐ（S/A）〕、ワード線（WL）ピ
ッチ〔ｐ（WL）〕と蓄積電極面積（ｓ）が記されてい
る。第10図（ｆ）において、ｐ（S/A）はセンスアンプ
の最小限の大きさである4a＋2cにとられている。又、第
９図の各数値は、通常仮定されるように、ａ＝0.7μ,b
＝0.3μ,c＝0.45μ,d＝0.15μとして得られたものであ
る。
以上説明した本発明の実施例においては各転送用FET
はビット線に対して互い違いに配列されていたが、本発
明はこれ以外の配列、例えばビット線に対して片側のみ
に配置したり、あるいはビット線に対して対称に配置す
ることを排除するものでないことは明白であろう。
はビット線に対して互い違いに配列されていたが、本発
明はこれ以外の配列、例えばビット線に対して片側のみ
に配置したり、あるいはビット線に対して対称に配置す
ることを排除するものでないことは明白であろう。
また上記の本発明の説明において製造工程に関するこ
とがらは略述するにとどめたが各種の半導体技術を用い
て種々の変形変更が可能である。例えば材料を変更する
ことも可能である。また説明においてはｎチャンネルFE
Tを主として説明したがこれをｐチャンネルFETに変更す
ることも勿論可能であることは当業者の容易に推測しう
るところであろう。したがってこれらの変形や変更はす
べて本発明の包含するところである。
とがらは略述するにとどめたが各種の半導体技術を用い
て種々の変形変更が可能である。例えば材料を変更する
ことも可能である。また説明においてはｎチャンネルFE
Tを主として説明したがこれをｐチャンネルFETに変更す
ることも勿論可能であることは当業者の容易に推測しう
るところであろう。したがってこれらの変形や変更はす
べて本発明の包含するところである。
本発明はスタックトキャパシタ形メモリセルを有する
オープンビット線形式の半導体メモリ装置において、セ
ルサイズを増加させることなくビット線ピッチを拡大す
ることによりビット線とセンスアンプとのレイアウト上
の整合性を向上させ、総合的にメモリ装置の素子密度を
最大にするとともに、設計上の柔軟性が著しく増加す
る。
オープンビット線形式の半導体メモリ装置において、セ
ルサイズを増加させることなくビット線ピッチを拡大す
ることによりビット線とセンスアンプとのレイアウト上
の整合性を向上させ、総合的にメモリ装置の素子密度を
最大にするとともに、設計上の柔軟性が著しく増加す
る。
また本発明の構造はメモリセル内の面積を最大限に利
用し、蓄積電極とメモリセルの面積比を改善して蓄積電
極を従来のものに比べて大きくし、動作の安定化とリフ
レッシュ間隔を大きくすることが可能となる。
用し、蓄積電極とメモリセルの面積比を改善して蓄積電
極を従来のものに比べて大きくし、動作の安定化とリフ
レッシュ間隔を大きくすることが可能となる。
第１図（１）、（２）及び（３）はそれぞれ本発明の第
一の実施例の平面図と断面構造図、 第２図（ａ）〜（ｅ）は本発明の第一の実施例の製造工
程を示す断面図、 第３図（１）、（２）及び（３）はそれぞれ本発明の第
二の実施例の平面図と断面構造図、 第４図（ａ）〜（ｅ）は本発明の第二実施例の製造工程
を示す断面図、 第５図（１）、（２）及び（３）はそれぞれ本発明の第
三の実施例の平面図と断面構造図、 第６図（ａ）〜（ｆ）は本発明の第三の実施例の製造工
程を示す断面図、 第７図（１）及び（２）はそれぞれ本発明の第四の実施
例の平面図と断面構造図、 第８図（ａ）〜（ｇ）は本発明の第四の実施例の製造工
程を示す断面図、 第９図は本発明の各実施例及び従来例の諸元を示す図、 第10図（ａ）〜（ｆ）は本発明の各実施例及び従来例に
おけるメモリセルの寸法図、 第11図は半導体DRAM装置のブロックダイヤグラムの一部 第12図（ａ）、（ｂ）はセンスアンプと半導体DRAMセル
の接続図、 第13図（１）及び（２）は従来のDRAMセルアレイの平面
図及び断面図である。 図において， １はメモリアレイ、３はロウデコーダ、５ハセンスアン
プ、21,51,81,111,211はビット線、22,52,82,112,212は
ワード線、23,53,83,83′,206はコンタクトホール、32,
54,84,201はソース、25,55,85,202はドレイン、26,56,8
6,203は蓄積電極、27,57,87,204は対向電極、28,58,88,
205は蓄積・対向電極間の絶縁体層、29,59,89はフィー
ルド酸化物、11,50,80は基板シリコン、31,62,93はゲー
ト酸化膜、30,60,90,91は絶縁膜 を示す。
一の実施例の平面図と断面構造図、 第２図（ａ）〜（ｅ）は本発明の第一の実施例の製造工
程を示す断面図、 第３図（１）、（２）及び（３）はそれぞれ本発明の第
二の実施例の平面図と断面構造図、 第４図（ａ）〜（ｅ）は本発明の第二実施例の製造工程
を示す断面図、 第５図（１）、（２）及び（３）はそれぞれ本発明の第
三の実施例の平面図と断面構造図、 第６図（ａ）〜（ｆ）は本発明の第三の実施例の製造工
程を示す断面図、 第７図（１）及び（２）はそれぞれ本発明の第四の実施
例の平面図と断面構造図、 第８図（ａ）〜（ｇ）は本発明の第四の実施例の製造工
程を示す断面図、 第９図は本発明の各実施例及び従来例の諸元を示す図、 第10図（ａ）〜（ｆ）は本発明の各実施例及び従来例に
おけるメモリセルの寸法図、 第11図は半導体DRAM装置のブロックダイヤグラムの一部 第12図（ａ）、（ｂ）はセンスアンプと半導体DRAMセル
の接続図、 第13図（１）及び（２）は従来のDRAMセルアレイの平面
図及び断面図である。 図において， １はメモリアレイ、３はロウデコーダ、５ハセンスアン
プ、21,51,81,111,211はビット線、22,52,82,112,212は
ワード線、23,53,83,83′,206はコンタクトホール、32,
54,84,201はソース、25,55,85,202はドレイン、26,56,8
6,203は蓄積電極、27,57,87,204は対向電極、28,58,88,
205は蓄積・対向電極間の絶縁体層、29,59,89はフィー
ルド酸化物、11,50,80は基板シリコン、31,62,93はゲー
ト酸化膜、30,60,90,91は絶縁膜 を示す。
Claims (6)
- 【請求項１】転送用FETと、該転送用FETの上部に配置さ
れた蓄積電極と対向電極を有するキャパシタよりなる複
数個のメモリセルと、前記キャパシタに前記転送用FET
を介して接続されるビット線と、前記転送用FETを制御
するワード線を有する半導体メモリ装置において、前記
転送用FETのチャンネル長方向に前記転送用FETのソー
ス，ドレインと重なるように前記ワード線が延在し、前
記ワード線に直交して前記ビット線が延在し、前記蓄積
電極が前記ワード線に形成された開口を介して前記ドレ
インに接続されていることを特徴とする半導体メモリ装
置。 - 【請求項２】前記キャパシタは、前記ビット線およびワ
ード線を覆う絶縁膜の上に配設されていることを特徴と
する請求項（１）記載の半導体メモリ装置。 - 【請求項３】転送用FETと、該転送用FETの上部に配置さ
れた蓄積電極とキャパシタ絶縁膜と対向電極を有するキ
ャパシタよりなる複数個のメモリセルと、前記キャパシ
タに前記転送用FETを介して接続されるビット線と、前
記転送用FETを制御するワード線を有する半導体メモリ
装置の製造方法において、前記蓄積電極と前記転送用FE
Tとを絶縁する第１の絶縁膜に前記蓄積電極用のコンタ
クトホールを形成した後に、少なくとも前記コンタクト
ホールを含む領域に絶縁膜を成長させ、ついで異方性エ
ッチングして、前記コンタクトホール内壁面に側壁絶縁
膜を形成して、前記コンタクトホールを実質的に縮小す
る工程を含むことを特徴とする半導体メモリ装置の製造
方法。 - 【請求項４】転送用FETと、該転送用FETの上部に配置さ
れた蓄積電極と対向電極を有するキャパシタよりなる複
数個のメモリセルと、前記キャパシタに前記転送用FET
を介して接続されるビット線と、前記転送用FETを制御
するワード線を有する半導体メモリ装置において、前記
蓄積電極のコンタクトホールを形成した後に不純物をイ
オン注入して前記コンタクトホールに整合するソース・
ドレイン不純物拡散層を形成する工程を含むことを特徴
とする半導体メモリ装置の製造方法。 - 【請求項５】半導体基板上に形成された第１の導電層
と、該第１の導電層を覆う第１の絶縁膜と、該第１の絶
縁膜上に形成された第２の導電層と、該第２の導電層を
覆う第２の絶縁膜と、該第２の絶縁膜と第２の導電層と
第１の絶縁膜を貫き、周囲を第２の絶縁膜と第２の導電
層と第１の絶縁膜で囲まれたコンタクトホールと、該コ
ンタクトホール内壁を画定する前記第１、第２の絶縁膜
と第２の導電層の側面を覆う側壁絶縁膜と、前記コンタ
クトホールを介して前記第１の導電層に接続し且つ前記
第２の導電層とは絶縁された第３の導電層とを有するこ
とを特徴とする半導体装置。 - 【請求項６】半導体基板上に第１の導電層を形成する工
程と、該第１の導電層を覆う第１の絶縁膜を成長する工
程と、該第１の絶縁膜上に第２の導電層を形成する工程
と、該第２の導電層を覆う第２の絶縁膜を成長する工程
と、該第２の絶縁膜と第２の導電層と第１の絶縁層を貫
き、周囲を第２の絶縁膜と第２の導電層と第１の絶縁膜
で囲まれたコンタクトホールを形成して前記第１の導電
層表面を露出する工程と、全面に絶縁膜を成長した後、
異方性エッチングして、前記コンタクトホール内の側面
を覆う側壁絶縁膜を形成する工程と、前記コンタクトホ
ールを介して前記第１の導電層に接続する第３の導電層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
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|---|---|---|---|
| JP63162189A JP2682021B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体メモリ装置 |
| US07/362,222 US5025294A (en) | 1988-06-29 | 1989-06-07 | Metal insulator semiconductor type dynamic random access memory device |
| EP89306004A EP0352893B1 (en) | 1988-06-29 | 1989-06-14 | Metal insulator semiconductor type dynamic random access memory device |
| DE68919570T DE68919570T2 (de) | 1988-06-29 | 1989-06-14 | Dynamische Speicheranordnung mit wahlfreiem Zugriff vom Metall-Isolator-Halbleiter-Typ. |
| KR1019890009096A KR920010193B1 (ko) | 1988-06-29 | 1989-06-29 | 금속 절연물 반도체형 다이나믹 랜덤 액세스 메모리 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162189A JP2682021B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体メモリ装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0210867A JPH0210867A (ja) | 1990-01-16 |
| JP2682021B2 true JP2682021B2 (ja) | 1997-11-26 |
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ID=15749695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162189A Expired - Fee Related JP2682021B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体メモリ装置 |
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| EP (1) | EP0352893B1 (ja) |
| JP (1) | JP2682021B2 (ja) |
| KR (1) | KR920010193B1 (ja) |
| DE (1) | DE68919570T2 (ja) |
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|---|---|---|---|---|
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| KR920007358B1 (ko) * | 1990-03-28 | 1992-08-31 | 금성일렉트론 주식회사 | 고집적 메모리 셀 및 코아 어레이 구조 |
| JPH0834257B2 (ja) * | 1990-04-20 | 1996-03-29 | 株式会社東芝 | 半導体メモリセル |
| KR920008294B1 (ko) * | 1990-05-08 | 1992-09-26 | 금성일렉트론 주식회사 | 반도체 장치의 제조방법 |
| KR920009748B1 (ko) * | 1990-05-31 | 1992-10-22 | 삼성전자 주식회사 | 적층형 캐패시터셀의 구조 및 제조방법 |
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| JPH07122989B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体記憶装置 |
| JPH06112433A (ja) * | 1990-12-06 | 1994-04-22 | Nec Corp | 半導体メモリセルおよびその形成方法 |
| JP2564046B2 (ja) * | 1991-02-13 | 1996-12-18 | 株式会社東芝 | 半導体記憶装置 |
| JP2660111B2 (ja) * | 1991-02-13 | 1997-10-08 | 株式会社東芝 | 半導体メモリセル |
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| JP3181311B2 (ja) * | 1991-05-29 | 2001-07-03 | 株式会社東芝 | 半導体記憶装置 |
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| JP3464803B2 (ja) * | 1991-11-27 | 2003-11-10 | 株式会社東芝 | 半導体メモリセル |
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| JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| US5838038A (en) * | 1992-09-22 | 1998-11-17 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
| DE69526006T2 (de) * | 1994-08-15 | 2003-01-02 | Ibm | Anordnung mit einem einzigen Verdrillungsgebiet und Verfahren für gepaarte linienförmige Leiter in integrierten Schaltungen |
| US5866928A (en) * | 1996-07-16 | 1999-02-02 | Micron Technology, Inc. | Single digit line with cell contact interconnect |
| JP4086926B2 (ja) * | 1997-01-29 | 2008-05-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
| DE10011672A1 (de) * | 2000-03-10 | 2001-09-20 | Infineon Technologies Ag | Integrierte DRAM-Speicherzelle sowie DRAM-Speicher |
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| GB2143675B (en) * | 1983-07-11 | 1987-05-07 | Nat Semiconductor Corp | High efficiency dynamic random access memory cell and process for fabricating it |
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- 1988-06-29 JP JP63162189A patent/JP2682021B2/ja not_active Expired - Fee Related
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1989
- 1989-06-07 US US07/362,222 patent/US5025294A/en not_active Expired - Lifetime
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |