KR101004811B1 - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 코발트 증착전 질소 이온을 주입하여 질소 이온이 주입된 깊이까지 코발트와 실리콘 기판이 반응하도록 하여 매우 얇고 균일한 실리사이드막을 형성시키기 위한 트랜지스터 제조 방법에 관한 것으로, 상기 트랜지스터 제조 방법은 접합 영역과 게이트 및 소정의 하부 구조가 형성된 반도체 기판의 게이트와 접합 영역 상부에 선택적으로 실리콘을 형성하는 단계와, 상기 실리콘을 형성한 결과물 전면에 질소 이온 주입을 실시하는 단계와, 상기 이온 주입을 진행한 결과물에 코발트를 증착하는 단계와, 상기 코발트를 증착한 결과물에 1차 어닐링 공정을 진행하는 단계와, 상기 1차 어닐링시 미반응된 코발트를 제거하기 위한 세정 공정을 진행하는 단계와, 상기 세정 공정 후에 2차 어닐링 공정을 진행하는 단계를 포함하여 구성된다.
코발트, 실리사이드, 질소, 이온 주입, 실리콘
Description
도1a 내지 도1f는 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 나타낸 도면이다.
도2a 내지 도2g는 본 발명에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 110 : 필드 산화막
120 : 게이트 산화막 130 : 폴리실리콘
140 : LDD 영역 150 : 할로 이온 주입층
160 : 게이트 산화막 170 : 게이트 스페이서
180 : 소오스/드레인 190 : 실리콘
200 : 코발트 200' : 실리사이드
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 매우 얇고 균일한 실리사이드막을 형성함으로써 소자의 신뢰성을 향상시킬 수 있도록 하는 트랜지스터 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.
종래 기술에 의해 실리사이드를 형성시킬 때, 실리콘 기판 안쪽으로의 확산 이동성이 커서 고농도로 도핑된 소오스/드레인 영역에서 실리콘의 소모가 너주 커지기 때문에 접합 누설 전류를 유발하는 문제점이 있었다.
이하, 상기 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 설명한다.
도1a 내지 도1f는 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 나타낸 도면이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 필드 산화막(110)을 형성하여 액티브 영역 및 필드 영역을 정의하고, 도1b에 도시된 바와 같이 n형 또는 p형 이온 주입을 실시하여 웰(미도시함)을 형성한다.
그리고 나서, 도1c에 도시된 바와 같이 게이트 산화막(120) 및 폴리실리콘(130)을 형성한 후 소저의 사진 및 식각 공정으로 게이트 전극을 패터닝한다. 그리고, 저농도 불순물 이온 주입을 실시하여 LDD 영역(140)을 형성한 후 할로 이온 주입 공정을 진행하여 할로 이온 주입층(150)을 형성한다.
이어서, 도1d에 도시된 바와 같이 게이트 전극의 측벽에 버퍼 산화막(160) 및 게이트 스페이서(170)를 형성한 후에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(180)을 형성한다. 이때, LDD 영역(140)과 소오스/드레인(180) 접합층의 깊이에 따라 소자의 특성 열화 즉, 숏 채널 현상이 발생할 수 있기 때문에 보다 쉘로우한 접합 영역 형성이 필요하다.
상기 소오스/드레인 접합 영역을 형성하고 나서, 도1e에 도시된 바와 같이 상기 결과물 전면에 코발트(190)를 증착한 다음 2차례의 열 공정을 진행하여 도1f에 도시된 바와 같이 게이트 전극 상부와 소오스/드레인 접합 영역에 코발트 실리사이드막(190')을 형성한다. 이때, 코발트는 실리사이드를 형성하기 위하여 실리콘 안쪽으로 확산 이동하는 특성이 있어서 실리콘 소모가 매우 크다. 결국, 고농도로 도핑된 소오스/드레인 접합 영역의 실리콘을 소모시켜 접합 누설 전류를 유발하는 취약점이 있었다.
이러한 특성은 90nm 기술 이하의 매우 작은 소자를 구현하는데 치명적인 단점을 갖기 때문에 이를 개선하기 위해 소량의 니켈을 사용하고 있는 추세이나, 니텔은 이후 열처리 공정시 온도에 따라 열화 특성이 심화되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 본 발명은 코발트 증착전 질소 이온을 주입하여 질소 이온이 주입된 깊이까지 코발트와 실리콘 기판이 반응하도록 하고, 게이트 및 접합 영역 상부에 실리콘막을 선택적으로 성장시켜 실리콘막에 국부적으로 실리사이드가 형성되도록 함으로써 매우 얇고 균일한 실리사이드막을 형성하도록 하는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 접합 영역과 게이트 및 소정의 하부 구조가 형성된 반도체 기판의 게이트와 접합 영역 상부에 선택적으로 실리콘을 형성하는 단계와, 상기 실리콘을 형성한 결과물 전면에 질소 이온 주입을 실시하는 단계와, 상기 이온 주입을 진행한 결과물에 코발트를 증착하는 단계와, 상기 코발트를 증착한 결과물에 1차 어닐링 공정을 진행하는 단계와, 상기 1차 어닐링시 미반응된 코발트를 제거하기 위한 세정 공정을 진행하는 단계와, 상기 세정 공정 후에 2차 어닐링 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에서, 코발트 증착전 세정 공정을 더 진행함으로써 실리사이드 형성 영역의 표면 산화막을 제거하는 것일 바람직하다.
또한, 상기 코발트는 너무 두껍게 증착할 경우 질소 이온 주입 깊이 이상에 서 균일하지 못한 실리사이드가 형성되는 것을 방지하기 위하여 50~80Å의 두께로 증착하는 것이 바람직하다.
상기 본 발명에 의한 트랜지스터 제조 방법에 따르면, 코발트 증착 전에 질소 이온 주입을 실시하여 1차 및 2차 열처리 공정시에 질소 원소에 의해 실리콘 기판과 반응하는 코발트의 확산 이동 속도를 저하되도록 함과 동시에 질소 이온이 다량으로 존재하는 지점까지 코발트와 실리콘 기판이 반응하도록 함으로써 균일하고 얇은 코발트 실리사이드막 형성되도록 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(100)에 필드 산화막(110)을 형성하여 액티브 영역 및 필드 영역을 정의하고, 도2b에 도시된 바와 같이 NMOSFET의 경우에는 보론을 이용한 이온 주입 공정을 진행하여 p웰을 형성하고, PMOSFET의 경우에는 인(Phosphorus)또는 아세닉(Arsenic)을 이용하여 n웰을 형성한다.
그리고 나서, 도2c에 도시된 바와 같이 게이트 산화막(120) 및 폴리실리콘(130)을 형성한 후 소정의 사진 및 식각 공정으로 게이트 전극을 패터닝한다. 그리고, 저농도 불순물 이온 주입을 실시하여 LDD 영역(140)을 형성하여 후 속에서 형성되는 소오스/드레인 간에 흐르는 전하(Carrier) 들의 전기장을 조절한다. 이는, 소자의 크기 감소나 그에 따라 소자의 동작 전압이 작아지지 못하여 채널 드레인 쪽 일부분에 매우 높은 전기장이 집중되는 현상에 의한 원치 않는 케이어의 흐름이 형성되어 소자의 동작에 페일을 발생하는 문제를 최소화하기 위한 것이다.
이어서, LDD 영역(140) 형성에 따라 채널 길이가 감소하여 문턱 전압이 낮아지는 숏채널 효과를 방지하기 위하여 소정의 틸트를 주어 할로 이온 주입 공정을 진행하여 할로 이온 주입층(150)을 형성한다.
이어서, 도2d에 도시된 바와 같이 게이트 전극의 측벽에 버퍼 산화막(160) 및 게이트 스페이서(170)를 형성한 후에 고농도 이온 주입을 실시하고 급속 열처리 공정을 진행하여 소오스/드레인 접합 영역(180)을 형성한다. 이때, LDD 영역(140)과 소오스/드레인(180) 접합층의 깊이에 따라 소자의 특성 열화 즉, 숏 채널 현상이 발생할 수 있기 때문에 보다 쉘로우한 접합 영역 형성이 필요하다.
이후, 도2e에 도시된 바와 같이 선택적 성장 방법을 이용하여 게이트의 상부와 소오스/드레인 접합 영역 상부에 실리콘(190)을 150~300Å성장시키고, 마스크 공정 없이 질소 이온을 이용하여 10~25KeV의 에너지와, 1.0E15~1.0E16 atom/㎠의 도즈량으로 0~60°의 틸트를 주어 0~360° 회전시켜 이온 주입 공정을 진행한다. 이때, 상기 질소 이온 주입에 의해 후속 실리사이드 형성시 실리사이드막의 두께를 제한 할 수 있다.
이어서, 이온 주입 공정을 진행한 후에 HF : H2O=1:99의 세정액을 이용하여 23±0.5℃의 온도 하에서 60~180초 동안 세정 공정을 진행하여 실리사이드가 형성될 표면의 산화막을 제거한 후 도2f에 도시된 바와 같이 코발트(200)를 50~80Å의 두께로 아주 얇게 증착한다. 이때, 코발트의 두께가 너무 두꺼우면 코발트 원자가 질소 이온이 주입된 깊이 이상으로 침투하여 질소 이온 깊이 이상에서는 균일하지 못한 비이상적인 실리사이드가 형성될 수 있으므로, 50~80Å의 두께로 증착하는 것이 바람직하다.
그런 다음, RTP 장비내에서 400~600℃의 온도에서 30~120초 동안 1차 어닐링 공정을 진행하되, 이때 챔버는 100% N2 분위기를 유지하며 승온 속도는 30~50℃/sec의 범위를 유지한다.
그리고 나서, 1차 어닐링 공정시에 미반응된 코발트(200)를 제거하기 위하여 SC1(NH4:H2O2:H2O=0.2:1:10) 용액 및 SC2(HCl:H2O
2:H2O=1:1:5)용액을 이용하여 50±5℃의 온도에서 5분 동안 세정 공정을 진행한다.
이어서, 750~850℃의 온도에서 30~60초 동안 2차 열처리 공정을 진행하여 도2g에 도시된 바와 같이 실리사이드막(200')을 형성한다.
이와 같이 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 열처리 공정 이전에 질소 이온을 주입하여 1차 및 2차 열처리 공정시에 질소 원소에 의해 실리콘 기판(100)과 반응하는 코발트(200)의 확산 이동 속도를 저하되도록 함과 동시에 질소 이온이 다량으로 존재하는 지점까지 코발트와 실리콘 기판이 반응하도록 함으 로써 균일하고 얇은 코발트 실리사이드막(200')이 형성되도록 할 수 있으며, 선택적으로 성장된 실리콘(190) 부분에만 국부적으로 실리사이드가 형성될 수 있다.
이에 따라 소자가 점점 작아지면서 발생할 수 있는 숏 채널 효과를 얕은 접합 형성을 통해 개선할 수 있을 뿐만 아니라, 메탈과의 접촉 저항을 감소시켜 기생 저항을 감소시킬 수 있다.
상기한 바와 같이 본 발명은 코발트 증착전 질소 이온을 주입하여 질소 이온이 주입된 깊이까지 코발트와 실리콘 기판이 반응하도록 하여 매우 얇고 균일한 실리사이드막을 형성할 뿐만 아니라, 선택적으로 성장시킨 실리콘에만 국부적으로 실리사이드가 형성되도록 함으로써 매우 얕은 접합을 형성하는 것이 가능하다. 이에 따라, 메탈과의 접촉 저항을 감소시켜 숏 채널 마진을 증대시킴으로써 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (10)
- 접합 영역과 게이트 및 소정의 하부 구조가 형성된 반도체 기판의 게이트와 접합 영역 상부에 선택적으로 실리콘을 형성하는 단계와,상기 실리콘을 형성한 결과물 전면에 질소 이온 주입을 실시하는 단계와,상기 이온 주입을 진행한 결과물에 코발트를 증착하는 단계와,상기 코발트를 증착한 결과물에 1차 어닐링 공정을 진행하는 단계와,상기 1차 어닐링시 미반응된 코발트를 제거하기 위한 세정 공정을 진행하는 단계와,상기 세정 공정 후에 2차 어닐링 공정을 진행하여 상기 실리콘이 형성된 부분에 선택적으로 코발트실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 코발트 증착전 세정 공정을 더 진행하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 2항에 있어서, 상기 코발트 증착전 세정 공정은 HF : H2O=1:99의 세정액을 이용하여 23±0.5℃의 온도 하에서 60~180초 동안 진행하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 이온 주입 공정은 10~25KeV의 에너지와, 1.0E15~1.0E16 atom/㎠의 도즈량으로 0~60°의 틸트로 0~360° 회전시켜 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 코발트는 50~80Å의 두께로 증착하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 1차 어닐링 공정은 RTP 장비내에서 400~600℃의 온도에서 30~120초 동안 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 1차 어닐링 공정은 100% N2 분위기의 챔버에서 승온 속도는 30~50℃/sec의 범위로 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 미반응된 코발트를 제거하기 위한 세정 공정은 SC1 용액 및 SC2 용액을 이용하여 50±5℃의 온도에서 5분 동안 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 2차 어닐링 공정은 750~850℃의 온도에서 30~60초 동안 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 실리콘은 상기 게이트 및 접합 영역의 표면으로부터 150~300Å의 두께만큼 돌출하게 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
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| KR20000066133A (ko) * | 1999-04-13 | 2000-11-15 | 김영환 | 반도체 소자의 제조방법 |
| KR20010014783A (ko) * | 1999-04-23 | 2001-02-26 | 다니구찌 이찌로오 | 반도체 장치의 제조 방법 및 반도체 장치 |
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