KR101001637B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은 반도체 기판 상에 돌기형 패턴을 형성하는 단계와, 상기 반도체 기판 상에 상기 돌기형 패턴을 덮는 소자분리막을 형성하는 단계와, 상기 돌기형 패턴의 일부를 노출하기 위해 상기 소자분리막을 일부 식각하여 소자분리 패턴을 형성하는 단계와, 상기 돌기형 패턴의 노출부를 덮는 게이트 절연막을 형성하는 단계와, 상기 소자분리 패턴 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계와, 상기 소자분리 패턴에 대응하는 상기 게이트 도전막을 덮는 마스크 패턴을 형성하는 단계와, 상기 게이트 도전막 및 상기 게이트 절연막을 통해 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계를 포함한다. 이로써, 본 발명에 따른 문턱 전압 조절을 위한 이온 주입 공정의 신뢰성 및 제조 수율을 향상시켜 소자의 특성을 개선할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것이다.
고집적 모스펫(MOSFET) 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이와 폭이 감소하고 있고, 아울러, 접합영역으로의 도핑농도는 증가하여 전계 증가에 따른 접합 누설 전류는 증가하고 있다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정 개발 연구가 활발히 진행되고 있으며, 이러한 노력 중의 하나로 최근 로직 소자 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서, 돌기형 트랜지스터 구조가 제안되었다.
상기 돌기형 트랜지스터는 활성 영역을 한정하는 소자분리막을 구비한 반도체 기판을 형성한 후, 상기 소자분리막의 일부 두께를 식각하여 상기 활성 영역의 채널 예정 영역을 돌출시킨다.
그런 다음, 상기 돌출된 활성 영역의 채널 예정 영역의 문턱 전압 조절을 위한 채널 이온 주입을 수행한 후, 상기 돌출된 활성 영역의 채널 예정 영역을 감싸도록 게이트를 형성한다. 계속해서, 상기 게이트 양측의 반도체 기판 내에 소오스/ 드레인 영역을 형성하여 트랜지스터를 제조한다.
전술한 바와 같이, 상기 돌기형 트랜지스터 제조방법에서는 문턱 전압 조절을 위한 채널 이온 주입을 상기 게이트를 형성하기 이전에 수행하였다.
그러나, 상기 게이트를 형성하기 이전에 상기 채널 이온 주입 공정을 수행할 경우, 상기 게이트를 형성하기 위한 패터닝 공정에서 발생되는 문턱 전압 조절을 위한 이온들이 외부로 확산되어, 도핑농도의 변화가 발생하게 된다.
이로 인해, 채널의 위치에 따라 문턱 전압이 달라져 소자의 특성 변화가 유발하게 된다.
본 발명은 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 돌기형 패턴을 형성하는 단계와, 상기 반도체 기판 상에 상기 돌기형 패턴을 덮는 소자분리막을 형성하는 단계와, 상기 돌기형 패턴의 일부를 노출하기 위해 상기 소자분리막을 일부 식각하여 소자분리 패턴을 형성하는 단계와, 상기 돌기형 패턴의 노출부를 덮는 게이트 절연막을 형성하는 단계와, 상기 소자분리 패턴 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계와, 상기 소자분리 패턴에 대응하는 상기 게이트 도전막을 덮는 마스크 패턴을 형성하는 단계와, 상기 게이트 도전막 및 상기 게이트 절연막을 통해 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계를 포함한다.
상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막은 열 산화 공정에 의하여 형성된다.
상기 불순물들을 이온 주입하는 단계 이후에, 상기 게이트 도전막으로부터 상기 마스크 패턴을 제거하는 단계를 더 포함한다.
상기 게이트 도전막을 형성하는 단계에서, 상기 게이트 도전막은 100Å∼800Å의 두께로 형성된다.
상기 불순물은 P형 불순물이다.
상기 P형 불순물은 2KeV∼20KeV의 에너지로 상기 돌기형 패턴 내에 주입된다.
상기 P형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입된다.
상기 불순물은 N형 불순물이다.
상기 N형 불순물은 10KeV∼120KeV의 에너지로 상기 돌기형 패턴 내에 주입된다.
상기 N형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입된다.
상기 돌기형 패턴에 불순물들을 이온 주입하는 단계 이후에, 상기 게이트 도전막 상에 게이트 금속막을 형성하는 단계와, 상기 게이트 금속막 상에 게이트 하드마스크막을 형성하는 단계와, 상기 게이트 하드마스크막, 상기 게이트 금속막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계를 더 포함한다.
본 발명은 돌기형 트랜지스터의 제조방법으로서, 상기 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정을 게이트 절연막 및 게이트 도전막을 형성한 후 및 상기 게이트 절연막 및 상기 게이트 도전막을 패터닝하기 이전에 수행해줌으로써, 상기 패터닝 공정 중 발생되는 문턱 전압 조절을 위한 이온들의 외부확산을 방지할 수 있을 뿐만 아니라 열산화 공정으로 인한 문턱 전압의 변화를 억제할 수 있다.
그 결과, 상기 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정의 신뢰성 및 제조 수율을 향상시켜 소자의 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 도 7들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도들이다.
도 1은 반도체 기판 상에 돌기형 패턴을 형성한 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 소정 영역에는 하드마스크 패턴(101)이 형성된다. 상기 하드마스크 패턴(101)은, 예를 들어, 산화막 및 질화막 중 적어 도 어느 하나의 막을 포함한다.
상기 반도체 기판(100)은 상기 하드마스크 패턴(101)을 식각마스크로서 이용하여 식각되어, 상기 반도체 기판(100) 상에는 식각된 상기 반도체 기판(100)으로부터 돌출된 돌기형 패턴(100a)이 형성된다.
도 2는 도 1의 반도체 기판 상에 돌기형 패턴을 덮는 소자분리막을 형성한 단면도이다.
도 2를 참조하면, 상기 반도체 기판(100) 상에는 상기 돌기형 패턴(100a)을 덮는 소자분리용 절연막(도시안됨)이 형성된다. 상기 소자분리용 절연막은, 예를 들어, 스핀 코팅 공정에 의하여 형성된다.
상기 소자분리용 절연막은 상기 하드마스크 패턴(101)이 노출될 때까지 식각되어 상기 반도체 기판(100) 상에는 상기 돌기형 패턴(100a)을 덮는 소자분리막(102)이 형성된다.
상기 하드마스크 패턴(101)은 상기 돌기형 패턴(100a)으로부터 제거되며, 상기 하드마스크 패턴(101)이 제거될 때, 상기 소자분리막(102)의 일부도 함께 식각될 수도 있다.
도 3은 도 2의 소자분리막을 일부 식각하여 돌기형 패턴의 일부를 노출하는 소자분리 패턴을 형성한 단면도이다.
도 3을 참조하면, 상기 소자분리막(102)은, 예를 들어, 에치백 공정에 의하여 일부 식각되어 상기 반도체 기판(100) 상에는 상기 돌기형 패턴(100a)의 일부를 노출하는 소자분리 패턴(102a)이 형성된다.
도 4는 도 3의 돌기형 패턴의 노출부를 덮는 게이트 절연막 및 게이트 도전막을 형성한 단면도이다.
도 4를 참조하면, 상기 소자분리 패턴(102a)에 의하여 노출된 상기 돌기형 패턴(100a)의 노출부 상에는 게이트 절연막(104)이 형성된다. 상기 게이트 절연막(104)은, 예를 들어, 열 산화 공정에 의하여 형성된 산화막이다.
상기 소자분리 패턴(102a) 및 상기 게이트 절연막(104) 상에는 게이트 도전막(106)이 형성된다. 상기 게이트 도전막(106)은, 예를 들어, 폴리실리콘막이며, 상기 게이트 도전막(106)은, 예를 들어, 약 100Å∼약 800Å의 두께로 형성된다.
여기서, 상기 게이트 절연막(104)을 형성한 후 상기 게이트 도전막(106)을 바로 형성해줌으로써, 상기 게이트 절연막(104)과 상기 게이트 도전막(106) 사이에 이물질이 들어가는 것을 방지한다.
도 5는 도 4의 돌기형 패턴에 불순물들을 이온 주입한 단면도이다.
도 5를 참조하면, 상기 게이트 도전막(106) 상에는 상기 돌기형 패턴(100a)에 대응하는 부분과 상기 돌기형 패턴(100a)들 사이에 형성되어 상기 돌기형 패턴(100a)을 절연하는 상기 소자분리 패턴(102a) 및 상기 소자분리 패턴(102a)의 일부를 노출하는 마스크 패턴(107)이 형성된다.
상기 돌기형 패턴(100a) 내에는 상기 게이트 도전막(106) 및 상기 게이트 절연막(104)을 통해 상기 마스크 패턴(107)을 이온 주입 마스크로서 이용하여 불순물(108)들이 이온 주입된다. 이때, 상기 돌기형 패턴(100a)은 상기 불순물(108)들이 이온 주입되어 채널(100b)의 역할을 한다.
상기 불순물(108)은, 예를 들어, P형 불순물일 수 있으며, 이와 다르게 상기 불순물(108)은, 예를 들어, N형 불순물일 수 있다.
한편, 상기 게이트 도전막(106)이, 예를 들어, 약 100Å∼약 800Å의 두께를 가질 경우, 상기 P형 불순물은, 예를 들어, 약 2KeV∼약 20KeV의 에너지로 상기 돌기형 패턴(100a) 내에 주입되며, 상기 P형 불순물은, 예를 들어, 약 1.0×1012∼약 2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴(100a) 내에 주입된다. 이와 다르게, 상기 N형 불순물은, 예를 들어, 10KeV∼120KeV의 에너지로 상기 돌기형 패턴(100a) 내에 주입되며, 상기 N형 불순물은, 예를 들어, 약 1.0×1012∼약 2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴(100a) 내에 주입된다.
본 실시예에 의하면, 본 발명은 돌기형 트랜지스터(Fin transistor)의 제조방법으로서, 상기 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정을 상기 게이트 절연막(104) 및 상기 게이트 도전막(106)을 형성한 후 및 상기 게이트 절연막 및 상기 게이트 도전막을 패터닝하기 이전에 수행해줌으로써, 상기 패터닝 공정 중 발생되는 문턱 전압 조절을 위한 이온들의 외부확산을 방지할 수 있을 뿐만 아니라 상기 게이트 절연막(104)을 형성하기 위한 상기 열 산화 공정 중 발생되는 문턱 전압의 변화를 억제할 수 있다.
도 6은 도 5의 게이트 도전막 상에 게이트 금속막 및 게이트 하드마스크막을 형성한 단면도이다.
도 6을 참조하면, 상기 마스크 패턴(107)은 상기 게이트 도전막(106)으로부터 제거된다. 상기 게이트 도전막(106) 상에는 게이트 금속막(110)이 형성되며, 상기 게이트 금속막(110) 상에는 게이트 하드마스크막(112)이 형성된다.
이로써, 상기 반도체 기판(100) 상에는 상기 게이트 절연막(104), 상기 게이트 도전막(106), 상기 게이트 금속막(110) 및 상기 게이트 하드마스크막(112)으로 이루어진 게이트 물질(114)이 형성된다.
도 7은 도 6의 게이트 하드마스크막, 게이트 금속막, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트를 형성한 단면도이다.
도 7을 참조하면, 상기 게이트 하드마스크막(112), 상기 게이트 금속막(110), 상기 게이트 도전막(106) 및 상기 게이트 절연막(104)들은 패터닝되어 상기 반도체 기판(100) 상에는 게이트 하드마스크 패턴(112a), 게이트 금속 패턴(110a), 게이트 도전 패턴(106a) 및 게이트 절연 패턴(104a)으로 이루어진 게이트(114a)가 형성된다.
이후, 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 반도체 기판 상에 돌기형 패턴을 형성한 단면도이다.
도 2는 도 1의 반도체 기판 상에 돌기형 패턴을 덮는 소자분리막을 형성한 단면도이다.
도 3은 도 2의 소자분리막을 일부 식각하여 돌기형 패턴의 일부를 노출하는 소자분리 패턴을 형성한 단면도이다.
도 4는 도 3의 돌기형 패턴의 노출부를 덮는 게이트 절연막 및 게이트 도전막을 형성한 단면도이다.
도 5는 도 4의 돌기형 패턴에 불순물들을 이온 주입한 단면도이다.
도 6은 도 5의 게이트 도전막 상에 게이트 금속막 및 게이트 하드마스크막을 형성한 단면도이다.
도 7은 도 6의 게이트 하드마스크막, 게이트 금속막, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트를 형성한 단면도이다.
Claims (11)
- 반도체 기판 상에 돌기형 패턴을 형성하는 단계;상기 반도체 기판 상에 상기 돌기형 패턴을 덮는 소자분리막을 형성하는 단계;상기 돌기형 패턴의 일부를 노출하기 위해 상기 소자분리막을 일부 식각하여 소자분리 패턴을 형성하는 단계;상기 돌기형 패턴의 노출부를 덮는 게이트 절연막을 형성하는 단계;상기 소자분리 패턴 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;상기 소자분리 패턴에 대응하는 상기 게이트 도전막을 덮는 마스크 패턴을 형성하는 단계; 및상기 게이트 도전막 및 상기 게이트 절연막을 통해 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막은 열 산화 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물들을 이온 주입하는 단계 이후에, 상기 게이트 도전막으로부터 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 도전막을 형성하는 단계에서, 상기 게이트 도전막은 100Å∼800Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물은 P형 불순물인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 P형 불순물은 2KeV∼20KeV의 에너지로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 P형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물은 N형 불순물인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 N형 불순물은 10KeV∼120KeV의 에너지로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 N형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 돌기형 패턴에 불순물들을 이온 주입하는 단계 이후에,상기 게이트 도전막 상에 게이트 금속막을 형성하는 단계;상기 게이트 금속막 상에 게이트 하드마스크막을 형성하는 단계; 및상기 게이트 하드마스크막, 상기 게이트 금속막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR (1) | KR101001637B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144810A (ja) | 1996-11-12 | 1998-05-29 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2001244351A (ja) | 2000-02-29 | 2001-09-07 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2008
- 2008-07-25 KR KR1020080073168A patent/KR101001637B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144810A (ja) | 1996-11-12 | 1998-05-29 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2001244351A (ja) | 2000-02-29 | 2001-09-07 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100011798A (ko) | 2010-02-03 |
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