JPH04339397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04339397A JPH04339397A JP3110217A JP11021791A JPH04339397A JP H04339397 A JPH04339397 A JP H04339397A JP 3110217 A JP3110217 A JP 3110217A JP 11021791 A JP11021791 A JP 11021791A JP H04339397 A JPH04339397 A JP H04339397A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 16
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に選択されたメモリセルから読出された小振幅の
信号を高速に増幅するようなセンスアンプ回路に関する
ものである。
し、特に選択されたメモリセルから読出された小振幅の
信号を高速に増幅するようなセンスアンプ回路に関する
ものである。
【0002】
【従来の技術】図6は従来の一般的なRAM(Rand
am Access Memory)の構成を示す概略
ブロック図である。図において1はメモリアレイ、2は
Xアドレスバッファデコーダ、3はYアドレスバッファ
デコーダ、4はR/W制御回路、5はセンスアンプ回路
、6は出力バッファ回路である。メモリセルアレイ1に
は、複数のワード線およびビット線が互いに交差するよ
うに配置されていて、それらのワード線とビット線との
各交点にはメモリセル(図示せず)が設けられている。 メモリセルアレイ1にはXアドレスバッファデコーダ2
とYアドレスバッファデコーダ3が接続されている。
am Access Memory)の構成を示す概略
ブロック図である。図において1はメモリアレイ、2は
Xアドレスバッファデコーダ、3はYアドレスバッファ
デコーダ、4はR/W制御回路、5はセンスアンプ回路
、6は出力バッファ回路である。メモリセルアレイ1に
は、複数のワード線およびビット線が互いに交差するよ
うに配置されていて、それらのワード線とビット線との
各交点にはメモリセル(図示せず)が設けられている。 メモリセルアレイ1にはXアドレスバッファデコーダ2
とYアドレスバッファデコーダ3が接続されている。
【0003】次に動作について説明する。Xアドレスバ
ッファデコーダ2によってメモリセルアレイ1の1つの
ワード線が選択され、Yアドレスバッファデコーダ3に
よってメモリセルアレイ1の1つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まれ、あるいはそのメモリセルに蓄えられている
データが読出される。データの書込み,読出しは、R/
W制御回路4に与えられる読出/書込制御信号R/Wに
よって選択される。データの書込み前には入力データD
INがR/W制御回路4を介して選択されたメモリセル
に入力される。また、データの読出時には、選択された
メモリセルに蓄えられているデータがセンスアンプ回路
5によって検出されかつ増幅されてデータの出力バッフ
ァ回路6を介して出力データDOUTとして外部に取出
される。
ッファデコーダ2によってメモリセルアレイ1の1つの
ワード線が選択され、Yアドレスバッファデコーダ3に
よってメモリセルアレイ1の1つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まれ、あるいはそのメモリセルに蓄えられている
データが読出される。データの書込み,読出しは、R/
W制御回路4に与えられる読出/書込制御信号R/Wに
よって選択される。データの書込み前には入力データD
INがR/W制御回路4を介して選択されたメモリセル
に入力される。また、データの読出時には、選択された
メモリセルに蓄えられているデータがセンスアンプ回路
5によって検出されかつ増幅されてデータの出力バッフ
ァ回路6を介して出力データDOUTとして外部に取出
される。
【0004】図7は、図6に示したセンスアンプ回路5
および出力バッファ回路6の具体的な回路図であって、
従来のECLインタフェイスのセンスアンプ回路,およ
び出力バッファ回路である。図において5はセンスアン
プ回路、6は出力バッファ回路、10は高電位側電源、
11は低電位側電源、12はPMOSトランジスタ、1
3,14はNMOSトランジスタ、15, 16, 1
8, 21, 22, 25, 26, 28, 30
, 32,34, 37,40, 41, 42, 4
4はバイポーラトランジスタ、17, 19, 20,
23, 24, 27, 31, 35,36, 3
9, 43は抵抗、29, 33, 38はダイオード
である。高電位側電源10VCCはECLインタフェイ
スの半導体記憶装置では0Vに設定される。低電位側電
源11VEEはECLインタフェイスの半導体記憶装置
では−4.5 vまたは−5.2 vに設定される。セ
ンスアンプ回路は、バイポーラトランジスタ15, 1
6で構成されるECL回路,上記ECL回路の電流源と
なるNMOSトランジスタ14,NMOSトランジスタ
14のスイッチング素子として働くPMOSトランジス
タ12とNMOSトランジスタ13からなるCMOSイ
ンバータ,抵抗17, 19, 20, 23, 24
, 27,バイポーラトランジスタ18, 21, 2
2, 25, 26からなる電流・電圧変換回路,バイ
ポーラトランジスタ28, 30, 32, 34およ
びダイオード29, 33, および抵抗31, 35
からなるレベルシフト回路によって構成されている。セ
ンスアンプ回路5において、I/O ,反転I/O 信
号は選択されたメモリセルの信号を伝えるI/O ,反
転I/O 線の信号であり、通常高速化のために小振幅
にされる。反転SE信号はセンスアンプ選択信号であり
、本例では”L”イネーブル信号で、反転SE信号”L
”でNMOSトランジスタ14をONさせる。VCS1
信号は基準電位であって、バイポーラトランジスタ18
, 22, 26, 30, 34, 42のベースと
接続され、それらのベース電位を一定に保つことにより
定電流動作させる。出力バッファ回路6はバイポーラト
ランジスタ37, 40, 41で構成されるECL回
路と、バイポーラトランジスタ42,抵抗43で構成さ
れる定電流源回路と、出力振幅を決める抵抗36, 3
9, およびダイオード38とバイポーラトランジスタ
44より構成される。反転OE信号は書きこみ時、およ
びチップ非選択時に”H”レベルとなり出力を”L”レ
ベルに固定する信号である。
および出力バッファ回路6の具体的な回路図であって、
従来のECLインタフェイスのセンスアンプ回路,およ
び出力バッファ回路である。図において5はセンスアン
プ回路、6は出力バッファ回路、10は高電位側電源、
11は低電位側電源、12はPMOSトランジスタ、1
3,14はNMOSトランジスタ、15, 16, 1
8, 21, 22, 25, 26, 28, 30
, 32,34, 37,40, 41, 42, 4
4はバイポーラトランジスタ、17, 19, 20,
23, 24, 27, 31, 35,36, 3
9, 43は抵抗、29, 33, 38はダイオード
である。高電位側電源10VCCはECLインタフェイ
スの半導体記憶装置では0Vに設定される。低電位側電
源11VEEはECLインタフェイスの半導体記憶装置
では−4.5 vまたは−5.2 vに設定される。セ
ンスアンプ回路は、バイポーラトランジスタ15, 1
6で構成されるECL回路,上記ECL回路の電流源と
なるNMOSトランジスタ14,NMOSトランジスタ
14のスイッチング素子として働くPMOSトランジス
タ12とNMOSトランジスタ13からなるCMOSイ
ンバータ,抵抗17, 19, 20, 23, 24
, 27,バイポーラトランジスタ18, 21, 2
2, 25, 26からなる電流・電圧変換回路,バイ
ポーラトランジスタ28, 30, 32, 34およ
びダイオード29, 33, および抵抗31, 35
からなるレベルシフト回路によって構成されている。セ
ンスアンプ回路5において、I/O ,反転I/O 信
号は選択されたメモリセルの信号を伝えるI/O ,反
転I/O 線の信号であり、通常高速化のために小振幅
にされる。反転SE信号はセンスアンプ選択信号であり
、本例では”L”イネーブル信号で、反転SE信号”L
”でNMOSトランジスタ14をONさせる。VCS1
信号は基準電位であって、バイポーラトランジスタ18
, 22, 26, 30, 34, 42のベースと
接続され、それらのベース電位を一定に保つことにより
定電流動作させる。出力バッファ回路6はバイポーラト
ランジスタ37, 40, 41で構成されるECL回
路と、バイポーラトランジスタ42,抵抗43で構成さ
れる定電流源回路と、出力振幅を決める抵抗36, 3
9, およびダイオード38とバイポーラトランジスタ
44より構成される。反転OE信号は書きこみ時、およ
びチップ非選択時に”H”レベルとなり出力を”L”レ
ベルに固定する信号である。
【0005】図8はデータバス反転D,Dに接続される
差動増幅器(以下差動アンプという)のより具体的な構
成例であり、8ブロックに分割されたものを示している
。図において、10は高電位側電源、11は低電位側電
源、120 ,128 はP形電界効果トランジスタ(
以下PMOSトランジスタという)、130 , 13
8 , 140 , 148 はN形電界効果トランジ
スタ(以下、NMOSトランジスタという)、150
, 158,160 , 180 はバイポーラトラン
ジスタである。従来より高速化のために、図6に示すメ
モリセルアレイ1からセンスアンプ回路5に信号を伝え
るI/O 線の容量低減を図るため、メモリセルアレイ
1の分割が行われており、センスアンプ選択反転信号S
Eによってメモリセルアレイのブロックおよびセンスア
ンプ回路5の選択が行われる。図8において、第1ブロ
ックのI/O 線信号はI/O1,反転I/O1,第1
ブロックのセンスアンプ選択信号は反転SE1,また第
8ブロックのI/O 線信号はI/O8,反転I/O8
,第8ブロックのセンスアンプ選択信号は反転SE8
であり、反転SE1 〜反転SE8 のうちただ一つの
信号のみを”L”レベルとすることによってブロックお
よびセンスアンプ回路5を選択する。
差動増幅器(以下差動アンプという)のより具体的な構
成例であり、8ブロックに分割されたものを示している
。図において、10は高電位側電源、11は低電位側電
源、120 ,128 はP形電界効果トランジスタ(
以下PMOSトランジスタという)、130 , 13
8 , 140 , 148 はN形電界効果トランジ
スタ(以下、NMOSトランジスタという)、150
, 158,160 , 180 はバイポーラトラン
ジスタである。従来より高速化のために、図6に示すメ
モリセルアレイ1からセンスアンプ回路5に信号を伝え
るI/O 線の容量低減を図るため、メモリセルアレイ
1の分割が行われており、センスアンプ選択反転信号S
Eによってメモリセルアレイのブロックおよびセンスア
ンプ回路5の選択が行われる。図8において、第1ブロ
ックのI/O 線信号はI/O1,反転I/O1,第1
ブロックのセンスアンプ選択信号は反転SE1,また第
8ブロックのI/O 線信号はI/O8,反転I/O8
,第8ブロックのセンスアンプ選択信号は反転SE8
であり、反転SE1 〜反転SE8 のうちただ一つの
信号のみを”L”レベルとすることによってブロックお
よびセンスアンプ回路5を選択する。
【0006】次に図7,図8について動作を説明する。
図8において、反転信号I/01,I/O8が”H”レ
ベル,信号I/01,I/O8が”L”レベル,反転信
号SE1 が”L”レベル,反転信号SE2 (図示せ
ず)〜SE8 が”H”レベルであるとする。このとき
PMOSトランジスタ120 がONし、従ってNMO
Sトランジスタ140 がONする。また反転信号SE
2 (図示せず)〜反転信号SE8 が”H”レベルで
あるため、第8ブロックのNMOSトランジスタ148
がOFFする。図では示していないが第2〜第7ブロ
ックの同場所のNMOSトランジスタもOFFする。 従って第1ブロックの差動アンプのみ電流が流れ、ここ
で反転I/O1が”H”レベル,I/01が”L”レベ
ルであるため、バイポーラトランジスタ150 がON
し、よって図7の抵抗20,バイポーラトランジスタ2
1を介してデータバス反転D,バイポーラトランジスタ
150 ,NMOSトランジスタ140 の経路で電流
が流れる。また抵抗20,バイポーラトランジスタ21
にはバイポーラトランジスタ22,抵抗23で構成され
る定電流源回路からの電流が常時流れており、従って抵
抗20にはNMOSトランジスタ140 のON電流と
抵抗23,バイポーラトランジスタ22で構成される定
電流源回路の電流の合成電流が流れる。
ベル,信号I/01,I/O8が”L”レベル,反転信
号SE1 が”L”レベル,反転信号SE2 (図示せ
ず)〜SE8 が”H”レベルであるとする。このとき
PMOSトランジスタ120 がONし、従ってNMO
Sトランジスタ140 がONする。また反転信号SE
2 (図示せず)〜反転信号SE8 が”H”レベルで
あるため、第8ブロックのNMOSトランジスタ148
がOFFする。図では示していないが第2〜第7ブロ
ックの同場所のNMOSトランジスタもOFFする。 従って第1ブロックの差動アンプのみ電流が流れ、ここ
で反転I/O1が”H”レベル,I/01が”L”レベ
ルであるため、バイポーラトランジスタ150 がON
し、よって図7の抵抗20,バイポーラトランジスタ2
1を介してデータバス反転D,バイポーラトランジスタ
150 ,NMOSトランジスタ140 の経路で電流
が流れる。また抵抗20,バイポーラトランジスタ21
にはバイポーラトランジスタ22,抵抗23で構成され
る定電流源回路からの電流が常時流れており、従って抵
抗20にはNMOSトランジスタ140 のON電流と
抵抗23,バイポーラトランジスタ22で構成される定
電流源回路の電流の合成電流が流れる。
【0007】一方、抵抗24にはバイポーラトランジス
タ160 がOFFしているため、バイポーラトランジ
スタ26,抵抗27で構成される定電流源回路の電流し
か流れない。従って抵抗20と抵抗24とで電位差を生
じ、エミッタフォロアのバイポーラトランジスタ28の
ベースは”L”レベルとなり、エミッタフォロアのバイ
ポーラトランジスタ32のベースは”H”レベルとなる
。従ってレベルシフト用ダイオード29, 33を介し
て出力回路6のバイポーラトランジスタ37のベースは
”L”レベルとなり、バイポーラトランジスタ40のベ
ースは”H”レベル信号が入力される。出力制御反転信
号OEは読み出し時は”L”レベルに設定されているた
め、バイポーラトランジスタ40のみがONし、従って
出力信号DOUT は”L”レベルとなり”L”レベル
信号が読み出される。次に反転信号I/01〜I/O8
が”L”レベル,信号I/01,I/O8が”H”レベ
ル,反転信号SE1 が”L”レベル、反転信号SE2
(図示せず)〜SE8 が”H”レベルであるとする
。このときも同様の動作により出力バッファ回路6のバ
イポーラトランジスタ37のベース電位が”H”レベル
となり、バイポーラトランジスタ40のベース電位が”
L”レベルとなってバイポーラトランジスタ37がON
,バイポーラトランジスタ40, 41がOFFするた
め、出力信号DOUT は”H”レベルとなり”H”レ
ベルが読み出される。上記においては反転信号SE1
のみが”L”レベルの場合、すなわち第1ブロックの差
動アンプのみが選択された場合について説明したが他の
ブロックが選択された場合も同様の動作を行う。
タ160 がOFFしているため、バイポーラトランジ
スタ26,抵抗27で構成される定電流源回路の電流し
か流れない。従って抵抗20と抵抗24とで電位差を生
じ、エミッタフォロアのバイポーラトランジスタ28の
ベースは”L”レベルとなり、エミッタフォロアのバイ
ポーラトランジスタ32のベースは”H”レベルとなる
。従ってレベルシフト用ダイオード29, 33を介し
て出力回路6のバイポーラトランジスタ37のベースは
”L”レベルとなり、バイポーラトランジスタ40のベ
ースは”H”レベル信号が入力される。出力制御反転信
号OEは読み出し時は”L”レベルに設定されているた
め、バイポーラトランジスタ40のみがONし、従って
出力信号DOUT は”L”レベルとなり”L”レベル
信号が読み出される。次に反転信号I/01〜I/O8
が”L”レベル,信号I/01,I/O8が”H”レベ
ル,反転信号SE1 が”L”レベル、反転信号SE2
(図示せず)〜SE8 が”H”レベルであるとする
。このときも同様の動作により出力バッファ回路6のバ
イポーラトランジスタ37のベース電位が”H”レベル
となり、バイポーラトランジスタ40のベース電位が”
L”レベルとなってバイポーラトランジスタ37がON
,バイポーラトランジスタ40, 41がOFFするた
め、出力信号DOUT は”H”レベルとなり”H”レ
ベルが読み出される。上記においては反転信号SE1
のみが”L”レベルの場合、すなわち第1ブロックの差
動アンプのみが選択された場合について説明したが他の
ブロックが選択された場合も同様の動作を行う。
【0008】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので図7において、反転
SE信号が”L”レベルのとき、PMOSトランジスタ
12がON,NMOSトランジスタ13がOFFし、N
MOSトランジスタ14がONする。このときNMOS
トランジスタ14のゲート−ソース間電位VGSはVC
C−VEE=0v−VEE=−VEEとなる。従って低
電位側電源VEEが変化するとNMOSトランジスタ1
4のVGSも変化するため、NMOSトランジスタ14
に流れる電流値が変化する。例えば低電位側電源VEE
が小さくなると、NMOSトランジスタ14のVGS=
−VEEは大きくなり電流値が増加する。電流値が増加
すると、バイポーラトランジスタ15がONしている場
合、抵抗20に流れる電流が多くなり、そのためより大
きな電圧降下を生じ、バイポーラトランジスタ21が飽
和してしまい速度性能が急激に劣化するという問題点が
あった。また、低電位側電源VEEが大きくなると、N
MOSトランジスタ14のVGS=−VEEは小さくな
り電流値が減少するため、駆動能力が低下し、センスア
ンプの速度性能を劣化してしまうという問題点があった
。
は以上のように構成されているので図7において、反転
SE信号が”L”レベルのとき、PMOSトランジスタ
12がON,NMOSトランジスタ13がOFFし、N
MOSトランジスタ14がONする。このときNMOS
トランジスタ14のゲート−ソース間電位VGSはVC
C−VEE=0v−VEE=−VEEとなる。従って低
電位側電源VEEが変化するとNMOSトランジスタ1
4のVGSも変化するため、NMOSトランジスタ14
に流れる電流値が変化する。例えば低電位側電源VEE
が小さくなると、NMOSトランジスタ14のVGS=
−VEEは大きくなり電流値が増加する。電流値が増加
すると、バイポーラトランジスタ15がONしている場
合、抵抗20に流れる電流が多くなり、そのためより大
きな電圧降下を生じ、バイポーラトランジスタ21が飽
和してしまい速度性能が急激に劣化するという問題点が
あった。また、低電位側電源VEEが大きくなると、N
MOSトランジスタ14のVGS=−VEEは小さくな
り電流値が減少するため、駆動能力が低下し、センスア
ンプの速度性能を劣化してしまうという問題点があった
。
【0009】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧依存性の小さい、すな
わち電源電圧が変化しても速度性能、動作マージン等が
劣化しない半導体記憶装置を得ることを目的とする。
ためになされたもので、電源電圧依存性の小さい、すな
わち電源電圧が変化しても速度性能、動作マージン等が
劣化しない半導体記憶装置を得ることを目的とする。
【0010】
【課題を解決するための手段】この発明に係る半導体記
憶装置はセンスアンプ回路の差動アンプの電流源となる
NMOSトランジスタのゲート電圧に、選択時、電源電
圧の変化によらず一定の基準電位を与えることにより、
電源電圧が変化しても差動アンプに流れる電流値は一定
とするものである。
憶装置はセンスアンプ回路の差動アンプの電流源となる
NMOSトランジスタのゲート電圧に、選択時、電源電
圧の変化によらず一定の基準電位を与えることにより、
電源電圧が変化しても差動アンプに流れる電流値は一定
とするものである。
【0011】
【作用】この発明における半導体記憶装置は、センスア
ンプ回路の差動アンプの電流源となるNMOSトランジ
スタのゲート電位に、選択時、電源電圧の変化によらず
一定の基準電位を与えることにより、電源電圧が変化し
ても差動アンプに流れる電流値は一定となり電源電圧依
存性が小さくなる。
ンプ回路の差動アンプの電流源となるNMOSトランジ
スタのゲート電位に、選択時、電源電圧の変化によらず
一定の基準電位を与えることにより、電源電圧が変化し
ても差動アンプに流れる電流値は一定となり電源電圧依
存性が小さくなる。
【0012】
実施例1.以下、この発明の一実施例を図について説明
する。図において、5,6,10〜44は図7の従来例
に示した5,6,10〜44と同様であるので説明を省
略する。 センスアンプ回路5において、バイポーラトランジスタ
15,16およびNMOSトランジスタ14でECL差
動アンプを構成し、PMOSトランジスタ12およびN
MOSトランジスタ13でCMOSインバータを構成し
、それらのゲートにはセンスアンプ選択反転信号SEが
入力され、PMOSトランジスタ12のソースには低電
位側電源11VEEの変化に応じて一定の割合で変化す
る基準電位VCS1 が接続されている。反転D,Dは
データバスで、図8の従来例で述べたように、上記EC
L差動アンプおよびセンスアンプ選択回路がブロック分
割の数だけ接続されている。(図示せず)また、抵抗1
7, 19, 20,23, 24, 27およびバイ
ポーラトランジスタ18,21,22, 25, 26
で電流−電圧変換回路が構成され、バイポーラトランジ
スタ28, 30, 32, 34およびダイオード2
9, 33および抵抗31, 35でレベルシフト回路
が構成される。またI/O ,反転I/O 信号および
反転SE信号は図7の従来例において説明したものと同
じ信号である。
する。図において、5,6,10〜44は図7の従来例
に示した5,6,10〜44と同様であるので説明を省
略する。 センスアンプ回路5において、バイポーラトランジスタ
15,16およびNMOSトランジスタ14でECL差
動アンプを構成し、PMOSトランジスタ12およびN
MOSトランジスタ13でCMOSインバータを構成し
、それらのゲートにはセンスアンプ選択反転信号SEが
入力され、PMOSトランジスタ12のソースには低電
位側電源11VEEの変化に応じて一定の割合で変化す
る基準電位VCS1 が接続されている。反転D,Dは
データバスで、図8の従来例で述べたように、上記EC
L差動アンプおよびセンスアンプ選択回路がブロック分
割の数だけ接続されている。(図示せず)また、抵抗1
7, 19, 20,23, 24, 27およびバイ
ポーラトランジスタ18,21,22, 25, 26
で電流−電圧変換回路が構成され、バイポーラトランジ
スタ28, 30, 32, 34およびダイオード2
9, 33および抵抗31, 35でレベルシフト回路
が構成される。またI/O ,反転I/O 信号および
反転SE信号は図7の従来例において説明したものと同
じ信号である。
【0013】次に出力バッファ回路6において、バイポ
ーラトランジスタ37, 40, 41でECL回路が
構成され、バイポーラトランジスタ42,抵抗43で定
電流源回路が構成され、抵抗36, 39およびダイオ
ード38によって出力レベルが決定される。バイポーラ
トランジスタ37,40のベースにはセンスアンプ回路
5の上記の出力がそれぞれ入力される。また反転OE信
号およびDOUT 信号は図7の従来例において説明し
たものと同じ信号である。
ーラトランジスタ37, 40, 41でECL回路が
構成され、バイポーラトランジスタ42,抵抗43で定
電流源回路が構成され、抵抗36, 39およびダイオ
ード38によって出力レベルが決定される。バイポーラ
トランジスタ37,40のベースにはセンスアンプ回路
5の上記の出力がそれぞれ入力される。また反転OE信
号およびDOUT 信号は図7の従来例において説明し
たものと同じ信号である。
【0014】次に動作について説明する。図1において
I/O 線の反転信号I/O が”H”レベル,I/O
が”L”レベルで信号反転SEが”L”レベルのとき
、PMOSトランジスタ12がONし、NMOSトラン
ジスタ13がOFFし、NMOSトランジスタ14がO
Nする。このときNMOSトランジスタ14のゲートに
は低電圧側電源11VEEの変化に追従して一定となる
ような、例えばVcs1=VEE+1.25Vの基準電
圧VCS1 が入力される。ここで反転I/O が”H
”レベル,I/O が”L”レベルであるからバイポー
ラトランジスタ15がONし、よって抵抗20,バイポ
ーラトランジスタ21を介してデータバス反転D,バイ
ポーラトランジスタ15,NMOSトランジスタ14の
経路で電流が流れる。ここでNMOSトランジスタ14
のゲート−ソース間電圧VGSはVCS1 −VEE+
1.25VとするとNMOSトランジスタ14のVGS
=1.25VとなりVEEによらず一定値をとる。従っ
てこの電流値は一定となる。また抵抗20,バイポーラ
トランジスタ21にはバイポーラトランジスタ22,抵
抗23で構成される定電流源回路からの電流が常時流れ
ており、従って抵抗20にはNMOSトランジスタ14
のON電流と抵抗23,バイポーラトランジスタ22で
構成される定電流源回路の合成電流が流れる。
I/O 線の反転信号I/O が”H”レベル,I/O
が”L”レベルで信号反転SEが”L”レベルのとき
、PMOSトランジスタ12がONし、NMOSトラン
ジスタ13がOFFし、NMOSトランジスタ14がO
Nする。このときNMOSトランジスタ14のゲートに
は低電圧側電源11VEEの変化に追従して一定となる
ような、例えばVcs1=VEE+1.25Vの基準電
圧VCS1 が入力される。ここで反転I/O が”H
”レベル,I/O が”L”レベルであるからバイポー
ラトランジスタ15がONし、よって抵抗20,バイポ
ーラトランジスタ21を介してデータバス反転D,バイ
ポーラトランジスタ15,NMOSトランジスタ14の
経路で電流が流れる。ここでNMOSトランジスタ14
のゲート−ソース間電圧VGSはVCS1 −VEE+
1.25VとするとNMOSトランジスタ14のVGS
=1.25VとなりVEEによらず一定値をとる。従っ
てこの電流値は一定となる。また抵抗20,バイポーラ
トランジスタ21にはバイポーラトランジスタ22,抵
抗23で構成される定電流源回路からの電流が常時流れ
ており、従って抵抗20にはNMOSトランジスタ14
のON電流と抵抗23,バイポーラトランジスタ22で
構成される定電流源回路の合成電流が流れる。
【0015】一方、抵抗24にはバイポーラトランジス
タ16がOFFしているため、バイポーラトランジスタ
26,抵抗27で構成される定電流源回路の電流しか流
れない。 従って抵抗20と抵抗24とで電位差を生じ、エミッタ
フォロアのバイポーラトランジスタ28のベースは”L
”レベルとなり、エミッタフォロアのバイポーラトラン
ジスタ32のベースは”H”レベルとなる。従ってレベ
ルシフト用ダイオード29,33を介して、出力バッフ
ァ回路6のバイポーラトランジスタ37のベースは”L
”レベルとなり、バイポーラトランジスタ40のベース
は”H”レベルとなる。出力制御反転信号OEは読み出
し時は”L”レベルに設定されているため、バイポーラ
トランジスタ40のみがONし、従って出力信号DOU
Tは”L”レベルとなり、”L”レベル信号が読み出さ
れる。
タ16がOFFしているため、バイポーラトランジスタ
26,抵抗27で構成される定電流源回路の電流しか流
れない。 従って抵抗20と抵抗24とで電位差を生じ、エミッタ
フォロアのバイポーラトランジスタ28のベースは”L
”レベルとなり、エミッタフォロアのバイポーラトラン
ジスタ32のベースは”H”レベルとなる。従ってレベ
ルシフト用ダイオード29,33を介して、出力バッフ
ァ回路6のバイポーラトランジスタ37のベースは”L
”レベルとなり、バイポーラトランジスタ40のベース
は”H”レベルとなる。出力制御反転信号OEは読み出
し時は”L”レベルに設定されているため、バイポーラ
トランジスタ40のみがONし、従って出力信号DOU
Tは”L”レベルとなり、”L”レベル信号が読み出さ
れる。
【0016】次に反転I/O が”L”レベル,I/O
が”H”レベル,センスアンプ選択反転信号SEが”
L”レベルのとき、同様の動作により出力バッファ回路
6のバイポーラトランジスタ37のベース電位が”H”
レベルとなり、バイポーラトランジスタ40のベース電
位が”L”レベルとなって、バイポーラトランジスタ3
7がON,バイポーラトランジスタ40,41がOFF
するため、出力信号DOUT は”H”レベルとなり、
”H”レベルが読み出される。
が”H”レベル,センスアンプ選択反転信号SEが”
L”レベルのとき、同様の動作により出力バッファ回路
6のバイポーラトランジスタ37のベース電位が”H”
レベルとなり、バイポーラトランジスタ40のベース電
位が”L”レベルとなって、バイポーラトランジスタ3
7がON,バイポーラトランジスタ40,41がOFF
するため、出力信号DOUT は”H”レベルとなり、
”H”レベルが読み出される。
【0017】次にセンスアンプ選択反転信号SEが”H
”レベルのときは、PMOSトランジスタ12がOFF
,NMOSトランジスタ13がONし、NMOSトラン
ジスタ14はOFFする。従ってNMOSトランジスタ
14には電流は流れないが、図7の従来例で述べたよう
に他のセンスアンプ選択信号(図示せず)のどれか1つ
は”L”レベルになるため、他のECL差動アンプが選
択され、同様の動作を行う。
”レベルのときは、PMOSトランジスタ12がOFF
,NMOSトランジスタ13がONし、NMOSトラン
ジスタ14はOFFする。従ってNMOSトランジスタ
14には電流は流れないが、図7の従来例で述べたよう
に他のセンスアンプ選択信号(図示せず)のどれか1つ
は”L”レベルになるため、他のECL差動アンプが選
択され、同様の動作を行う。
【0018】実施例2.なお、上記実施例においてはP
MOSトランジスタ12を用いたが、これに代えてしき
い値電圧を他のPMOSトランジスタと比べて低くした
PMOSトランジスタを用いてもよい。図2はこの場合
のセンスアンプ回路及び出力バッファ回路を示す回路図
である。図2において、5,6,10,11,13〜4
4は図1に示した5,6,10,11,13〜44と同
様である。45はしきい値電圧の低いPMOSトランジ
スタである。これにより基板バイアス効果によるしきい
値電圧の増加を抑制し、より高速にセンスアンプ選択切
換を行うことができる。
MOSトランジスタ12を用いたが、これに代えてしき
い値電圧を他のPMOSトランジスタと比べて低くした
PMOSトランジスタを用いてもよい。図2はこの場合
のセンスアンプ回路及び出力バッファ回路を示す回路図
である。図2において、5,6,10,11,13〜4
4は図1に示した5,6,10,11,13〜44と同
様である。45はしきい値電圧の低いPMOSトランジ
スタである。これにより基板バイアス効果によるしきい
値電圧の増加を抑制し、より高速にセンスアンプ選択切
換を行うことができる。
【0019】実施例3.なお、図1に示した実施例では
ECL差動アンプの電流源であるNMOSトランジスタ
14のスイッチングをPMOSトランジスタ12及びN
MOSトランジスタ13から成るCMOSインバータに
より行ったが、スイッチングをより高速に行うためにス
イッチング手段をCMOSインバータからBiNMOS
インバータに置き換えてもよい。図3はこの場合の実施
例によるセンスアンプ回路及び出力バッファ回路を示す
ブロック図である。図において、6,13〜16は図1
に示した6,13〜16と同様である。5aは電流電圧
変換回路、4bはバイポーラトランジスタ、47はNM
OSトランジスタである。図3においてNMOSトラン
ジスタ14が選択される”H”レベルはVCS1 から
VCS1 −VBE46に低下するがこのVCS1 −
VBE46の値を所望の値に設定することにより同様の
働きを有する。ここでVBE46はバイポーラトランジ
スタ46のベース−エミッタ間電圧である。出力バッフ
ァ回路6は特に限定はされないが図1,図2で示した回
路と同様である。
ECL差動アンプの電流源であるNMOSトランジスタ
14のスイッチングをPMOSトランジスタ12及びN
MOSトランジスタ13から成るCMOSインバータに
より行ったが、スイッチングをより高速に行うためにス
イッチング手段をCMOSインバータからBiNMOS
インバータに置き換えてもよい。図3はこの場合の実施
例によるセンスアンプ回路及び出力バッファ回路を示す
ブロック図である。図において、6,13〜16は図1
に示した6,13〜16と同様である。5aは電流電圧
変換回路、4bはバイポーラトランジスタ、47はNM
OSトランジスタである。図3においてNMOSトラン
ジスタ14が選択される”H”レベルはVCS1 から
VCS1 −VBE46に低下するがこのVCS1 −
VBE46の値を所望の値に設定することにより同様の
働きを有する。ここでVBE46はバイポーラトランジ
スタ46のベース−エミッタ間電圧である。出力バッフ
ァ回路6は特に限定はされないが図1,図2で示した回
路と同様である。
【0020】実施例4.なお、図1ないし図3に示した
実施例では差動アンプをECL回路で構成した例を示し
たが、上記差動アンプをNMOSトランジスタによるソ
ースカップル回路で構成してもよい。図4はこの場合の
実施例によるセンスアンプ回路及び出力バッファ回路を
示すブロック図である。図において、5a,6,12〜
14は図3に示した5a,6,12〜14と同様である
。48,49はNMOSトランジスタである。もちろん
PMOSトランジスタの差動アンプであってもよい。
実施例では差動アンプをECL回路で構成した例を示し
たが、上記差動アンプをNMOSトランジスタによるソ
ースカップル回路で構成してもよい。図4はこの場合の
実施例によるセンスアンプ回路及び出力バッファ回路を
示すブロック図である。図において、5a,6,12〜
14は図3に示した5a,6,12〜14と同様である
。48,49はNMOSトランジスタである。もちろん
PMOSトランジスタの差動アンプであってもよい。
【0021】実施例5.なお、上記実施例1〜4はEC
Lインタフェイスの半導体記憶装置の例を示したが、上
記ECLインタフェイスに代えてTTLインタフェイス
を用いてもよい。図5はこの場合の実施例によるセンス
アンプ回路及び出力バッファ回路を示すブロック図であ
る。図において5a,10,12〜16は図1,図3に
示した5a,10,12〜16と同様である。6aはT
TLインタフェイス用出力回路である。TTLインタフ
ェイスのデバイスにおいては高電位側電源10はVCC
で通常5Vに設定される。一方低電位側電源11はGN
Dで0Vに設定される。 図5においてNMOSトランジスタ13,14のソース
はGND電源と接続されている。従って反転SE信号が
”L”レベルのとき、PMOSトランジスタ12がON
し、NMOSトランジスタ14のゲート−ソース間電位
VGSはVCS1 −0V=VCS1 となる。VCS
1 は先に説明したように低電位側電源11に追従して
一定の値をとるように設定されるため、高電位側電源1
0VCCが変化しても一定の値をとる。従ってNMOS
トランジスタ14に流れる電流が一定となり、上記EC
Lインタフェイスの実施例同様の効果が得られる。
Lインタフェイスの半導体記憶装置の例を示したが、上
記ECLインタフェイスに代えてTTLインタフェイス
を用いてもよい。図5はこの場合の実施例によるセンス
アンプ回路及び出力バッファ回路を示すブロック図であ
る。図において5a,10,12〜16は図1,図3に
示した5a,10,12〜16と同様である。6aはT
TLインタフェイス用出力回路である。TTLインタフ
ェイスのデバイスにおいては高電位側電源10はVCC
で通常5Vに設定される。一方低電位側電源11はGN
Dで0Vに設定される。 図5においてNMOSトランジスタ13,14のソース
はGND電源と接続されている。従って反転SE信号が
”L”レベルのとき、PMOSトランジスタ12がON
し、NMOSトランジスタ14のゲート−ソース間電位
VGSはVCS1 −0V=VCS1 となる。VCS
1 は先に説明したように低電位側電源11に追従して
一定の値をとるように設定されるため、高電位側電源1
0VCCが変化しても一定の値をとる。従ってNMOS
トランジスタ14に流れる電流が一定となり、上記EC
Lインタフェイスの実施例同様の効果が得られる。
【0022】図9は従来のバンドギャップリファレンス
回路で構成された基準電圧発生回路を示す回路図である
。図において、10は高電位側電源、11は低電位側電
源、50,53, 55, 57は抵抗、51, 52
,54, 56, 58はバイポーラトランジスタであ
る。VCS1と低電位側電源11VEEとの電位差VC
S1−VEEがVEEの変化によらず一定となることを
式を用いて説明する。R1 〜R4 はそれぞれ抵抗5
0, 53, 55, 57の抵抗値であり、I1 〜
I4 はそれぞれ抵抗50, 53, 55, 57に
流れる電流値である。バイポーラトランジスタ51,
52, 54, 56, 58それぞれのベース・エミ
ッタ間電圧をそれぞれVBE1 〜VBE5 で表す。 バイポーラトランジスタ51, 52, 54, 56
, 58Q1 〜Q5 の電流増幅率は十分に大きいの
でベース電流は無視できる。 VCS1 とVEEの電位差はVBE5 と抵抗57R
4 の両端の電位差の和であるので
回路で構成された基準電圧発生回路を示す回路図である
。図において、10は高電位側電源、11は低電位側電
源、50,53, 55, 57は抵抗、51, 52
,54, 56, 58はバイポーラトランジスタであ
る。VCS1と低電位側電源11VEEとの電位差VC
S1−VEEがVEEの変化によらず一定となることを
式を用いて説明する。R1 〜R4 はそれぞれ抵抗5
0, 53, 55, 57の抵抗値であり、I1 〜
I4 はそれぞれ抵抗50, 53, 55, 57に
流れる電流値である。バイポーラトランジスタ51,
52, 54, 56, 58それぞれのベース・エミ
ッタ間電圧をそれぞれVBE1 〜VBE5 で表す。 バイポーラトランジスタ51, 52, 54, 56
, 58Q1 〜Q5 の電流増幅率は十分に大きいの
でベース電流は無視できる。 VCS1 とVEEの電位差はVBE5 と抵抗57R
4 の両端の電位差の和であるので
【0023】
【数1】
【0024】VCCとVEEの電位差は抵抗50R1
の両端の電位差とVBE2 と抵抗53R2 の両端の
電位差とVBE1 の和であるので
の両端の電位差とVBE2 と抵抗53R2 の両端の
電位差とVBE1 の和であるので
【0025】
【数2】
【0026】VCCとVEEの電位差は抵抗50R1
の両端の電位差とVBE4 と抵抗57R4 の両端の
電位差とVBE5 の和でもあるので
の両端の電位差とVBE4 と抵抗57R4 の両端の
電位差とVBE5 の和でもあるので
【0027】
【数3】
【0028】(2)式と(3)式から、抵抗57R4
の両端の電位差は、以下のようになる。
の両端の電位差は、以下のようになる。
【0029】
【数4】
【0030】(4)式を(1)式に代入すると
【003
1】
1】
【数5】
【0032】ここでVBE5 はVBE3 と抵抗55
R3 の両端の電位差でもあるので、
R3 の両端の電位差でもあるので、
【0033】
【数6】
【0034】バイポーラトランジスタ51Q1 ,バイ
ポーラトランジスタ54Q3 のベース電流はI2 ,
I3 に比べて十分小さく、無視できるので
ポーラトランジスタ54Q3 のベース電流はI2 ,
I3 に比べて十分小さく、無視できるので
【0035】
【数7】
【0036】(6)式と(7)式より、抵抗53R2
の両端の電位差は
の両端の電位差は
【0037】
【数8】
【0038】
【数9】
【0039】電源電圧の変化により、各電流値は変化す
るが、ベース・エミッタ間電圧VBEの電流による変化
は非常に小さいので、(9)式より、VDIFは電源電
圧の変化によらず一定となることがわかる。
るが、ベース・エミッタ間電圧VBEの電流による変化
は非常に小さいので、(9)式より、VDIFは電源電
圧の変化によらず一定となることがわかる。
【0040】また実施例5ではバイポーラトランジスタ
と抵抗を用いたバンドギャップリファレンス回路による
基準電圧発生回路の例を示したがMOSトランジスタ等
で構成された基準電圧発生回路であってもよいことはい
うまでもない。
と抵抗を用いたバンドギャップリファレンス回路による
基準電圧発生回路の例を示したがMOSトランジスタ等
で構成された基準電圧発生回路であってもよいことはい
うまでもない。
【0041】また図1ないし図5に示した実施例ではセ
ンスアンプ選択回路をCMOSまたはBiNMOSのイ
ンバータ回路で構成したが、2入力あるいはそれ以上の
CMOSまたはBiNMOS NOR回路であっても
よく、差動アンプの電流源の選択電位が電源電圧によら
ず一定でありさえすればどのような回路であってもよい
。
ンスアンプ選択回路をCMOSまたはBiNMOSのイ
ンバータ回路で構成したが、2入力あるいはそれ以上の
CMOSまたはBiNMOS NOR回路であっても
よく、差動アンプの電流源の選択電位が電源電圧によら
ず一定でありさえすればどのような回路であってもよい
。
【0042】
【発明の効果】以上のようにこの発明によれば差動アン
プの電流源の選択電位を電源電圧の変化にかかわらず一
定となるように構成したので、電源電圧が変化しても動
作マージンおよび高速性が劣化しないという効果がある
。
プの電流源の選択電位を電源電圧の変化にかかわらず一
定となるように構成したので、電源電圧が変化しても動
作マージンおよび高速性が劣化しないという効果がある
。
【図1】この発明に係る半導体記憶装置の実施例による
センスアンプ回路および出力バッファ回路を示す回路図
である。
センスアンプ回路および出力バッファ回路を示す回路図
である。
【図2】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示す回路図である。
及び出力バッファ回路を示す回路図である。
【図3】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示すブロック図である。
及び出力バッファ回路を示すブロック図である。
【図4】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示すブロック図である。
及び出力バッファ回路を示すブロック図である。
【図5】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示すブロック図である。
及び出力バッファ回路を示すブロック図である。
【図6】従来の一般的なRAMの構成を示す概略ブロッ
ク図である。
ク図である。
【図7】従来のセンスアンプ回路及び出力バッファ回路
を示す回路図である。
を示す回路図である。
【図8】従来のセンスアンプ回路の具体的構成例を示す
回路図である。
回路図である。
【図9】従来の基準電圧発生回路を示す回路図である。
5 センスアンプ回路
5a 電流電圧変換回路
6 出力バッファ回路
6a TTLインタフェイス用出力回路10 高電
位側電源 11 低電位側電源 12 PMOSトランジスタ 45 しきい値電圧の低いPMOSトランジスタ13
,14,47,48, 49 NMOSトランジスタ
15, 16, 18, 21, 22, 25, 2
6, 28, 30,32, 34, 37, 40,
41, 42, 44, 46 バイポーラトラン
ジスタ29, 33, 38 ダイオード
位側電源 11 低電位側電源 12 PMOSトランジスタ 45 しきい値電圧の低いPMOSトランジスタ13
,14,47,48, 49 NMOSトランジスタ
15, 16, 18, 21, 22, 25, 2
6, 28, 30,32, 34, 37, 40,
41, 42, 44, 46 バイポーラトラン
ジスタ29, 33, 38 ダイオード
Claims (1)
- 【請求項1】 第1のトランジスタと第2のトランジ
スタと第1の電界効果トランジスタからなる差動増幅器
と、上記第1の電界効果トランジスタのゲートを制御す
る制御回路を含み、上記制御回路の構成要素の第2の電
界効果トランジスタのソースが低電位側電源に対して一
定の値をとるような基準電位と接続され、上記第1の電
界効果トランジスタの選択電位を低電位側電源に対して
一定の値をとるような基準電位とすることを特徴とする
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3110217A JPH04339397A (ja) | 1991-05-15 | 1991-05-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3110217A JPH04339397A (ja) | 1991-05-15 | 1991-05-15 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04339397A true JPH04339397A (ja) | 1992-11-26 |
Family
ID=14530045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3110217A Pending JPH04339397A (ja) | 1991-05-15 | 1991-05-15 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04339397A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
-
1991
- 1991-05-15 JP JP3110217A patent/JPH04339397A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
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