JPH0241112B2 - - Google Patents
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- JPH0241112B2 JPH0241112B2 JP58076459A JP7645983A JPH0241112B2 JP H0241112 B2 JPH0241112 B2 JP H0241112B2 JP 58076459 A JP58076459 A JP 58076459A JP 7645983 A JP7645983 A JP 7645983A JP H0241112 B2 JPH0241112 B2 JP H0241112B2
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- 230000006870 function Effects 0.000 claims description 2
- 230000035945 sensitivity Effects 0.000 description 9
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、
特にCMOS構成のランダムアクセスメモリ
（RAM）におけるビツトライン電位のセンスア
ンプに係るものである。
特にCMOS構成のランダムアクセスメモリ
（RAM）におけるビツトライン電位のセンスア
ンプに係るものである。
従来、CMOS RAMにおけるビラトライン電
位のセンスアンプとして、第１図に示すようなバ
イポーラトランジスタを用いたものが提案されて
いる。この回路は、バイポーラトランジスタの高
速動作特性と高感度特性とをCMOS RAMに適
用したもので、ダーリントン接続されたNPN形
のバイポーラトランジスタQ1，Q2およびQ3，
Q4、負荷抵抗R1，R2、抵抗R3，R4、電流源とし
て働くNPN形のトランジスタQ5と負荷抵抗R6と
の直列回路、および入力端が前記トランジスタ
Q2，Q4のコレクタに接続されるMOSトランジス
タ構成の差動増幅器１１とから成る。上記トラン
ジスタQ1，Q3のベースにはビツトラインBL1，
BL2が接続される。上記差動増幅器１１は出力信
号レベルをMOS回路のレベルに合わせるための
もので、例えばビツトラインBL1，BL2の信号振
幅レベルを500ｍＶ程度とすると、このレベルが
上記パイポーラトランジスタQ1〜Q4から成る差
動増幅器によつて1.6V程度まで増幅され、その
出力が差動増幅器１１によつて電源電圧程度まで
増幅された差動出力OUT1が得られるようになつ
ている。
位のセンスアンプとして、第１図に示すようなバ
イポーラトランジスタを用いたものが提案されて
いる。この回路は、バイポーラトランジスタの高
速動作特性と高感度特性とをCMOS RAMに適
用したもので、ダーリントン接続されたNPN形
のバイポーラトランジスタQ1，Q2およびQ3，
Q4、負荷抵抗R1，R2、抵抗R3，R4、電流源とし
て働くNPN形のトランジスタQ5と負荷抵抗R6と
の直列回路、および入力端が前記トランジスタ
Q2，Q4のコレクタに接続されるMOSトランジス
タ構成の差動増幅器１１とから成る。上記トラン
ジスタQ1，Q3のベースにはビツトラインBL1，
BL2が接続される。上記差動増幅器１１は出力信
号レベルをMOS回路のレベルに合わせるための
もので、例えばビツトラインBL1，BL2の信号振
幅レベルを500ｍＶ程度とすると、このレベルが
上記パイポーラトランジスタQ1〜Q4から成る差
動増幅器によつて1.6V程度まで増幅され、その
出力が差動増幅器１１によつて電源電圧程度まで
増幅された差動出力OUT1が得られるようになつ
ている。
上記第１図の回路において、ダーリントン接続
を用いているのは、ビツトラインBL1，BL2の振
幅はMOSの出力であり、ベース電流を充分に供
給できないため、また差動増幅器１１の入力振幅
を大きくとり、かつトランジスタQ2，Q4が飽和
しないためにはこのトランジスタQ2，Q4のベー
ス電流を下げる必要があるためである。なお、ス
タンドバイ時には、カレントソーストランジスタ
Q5のベースをローレベルに設定してこのトラン
ジスタQ5をオフ状態にすることにより、このセ
ンスアンプの消費電力を零にできる。
を用いているのは、ビツトラインBL1，BL2の振
幅はMOSの出力であり、ベース電流を充分に供
給できないため、また差動増幅器１１の入力振幅
を大きくとり、かつトランジスタQ2，Q4が飽和
しないためにはこのトランジスタQ2，Q4のベー
ス電流を下げる必要があるためである。なお、ス
タンドバイ時には、カレントソーストランジスタ
Q5のベースをローレベルに設定してこのトラン
ジスタQ5をオフ状態にすることにより、このセ
ンスアンプの消費電力を零にできる。
第２図ａ，ｂは、ダーリントン接続の差動増幅
器と、一段の差動増幅器とを示している。一段の
差動増幅器の最大振幅はRcieであり、感度i1／i2
は expｑ／kT（V1−V2）＝expqΔV／kT である。今、たとえばトランジスタQ6，Q7のベ
ース印加電圧V1とV2との差ΔVが100ｍＶとすれ
ば、i1／i2＝54であり、２％程度の誤差で最大振
幅Rcieと等しくなる。これに対し、ａ図に示す
ダーリントン接続の差動増幅器における最大振幅
は、片側のダーリントン接続されたトランジスタ
が両方とも完全なオフ状態であつてもRc（ie−
Vf／Re）しかとれない。ここでVfはPN接合の
順方向電圧である。この回路の感度解析を行なう
と、Re＝∞で各トランジスタの電流増幅率βが
等しいとすると、 i1／i2＝expｑ／2kTΔV と計算される。今、前記と同様にΔV＝100ｍＶ
とすれば、i1／i2＝7.1となり、ΔVが大きい領域
では、出力振幅差ΔVoutがΔVout＝Rcie
（α−１／α＋１）とあるのでほとんど問題とはならな
い が、低入力振幅では感度が低下する。
器と、一段の差動増幅器とを示している。一段の
差動増幅器の最大振幅はRcieであり、感度i1／i2
は expｑ／kT（V1−V2）＝expqΔV／kT である。今、たとえばトランジスタQ6，Q7のベ
ース印加電圧V1とV2との差ΔVが100ｍＶとすれ
ば、i1／i2＝54であり、２％程度の誤差で最大振
幅Rcieと等しくなる。これに対し、ａ図に示す
ダーリントン接続の差動増幅器における最大振幅
は、片側のダーリントン接続されたトランジスタ
が両方とも完全なオフ状態であつてもRc（ie−
Vf／Re）しかとれない。ここでVfはPN接合の
順方向電圧である。この回路の感度解析を行なう
と、Re＝∞で各トランジスタの電流増幅率βが
等しいとすると、 i1／i2＝expｑ／2kTΔV と計算される。今、前記と同様にΔV＝100ｍＶ
とすれば、i1／i2＝7.1となり、ΔVが大きい領域
では、出力振幅差ΔVoutがΔVout＝Rcie
（α−１／α＋１）とあるのでほとんど問題とはならな
い が、低入力振幅では感度が低下する。
Reが有限の値の場合、例えばRc＝Re＝10K
Ω、ie＝240μAにおける入力電圧と出力電圧との
関係を第３図に示す。実線が第２図ａの回路の特
性であり、破線が第２図ｂの回路の特性である。
図示するように、感度、増幅率ともに第２図ａの
回路は第２図ｂの回路に及ばない。しかし、第２
図ｂの回路はCMOS RAMのセンスアンプとし
ては適当ではない。それは前述したように、例え
ばie＝240μAの時、電流増幅率β＝50とすると、
5μAの電流を必要とし、ビツトラインのハイレベ
ルの電圧降下を引き起こし、メモリ自身の電源電
圧マージンの不足を引き起こすためである。ま
た、ビツト線電位のハイレベルをBLHとすると、
出力振幅はVcc−BLH程度しかとれない等の欠
点があるためである。
Ω、ie＝240μAにおける入力電圧と出力電圧との
関係を第３図に示す。実線が第２図ａの回路の特
性であり、破線が第２図ｂの回路の特性である。
図示するように、感度、増幅率ともに第２図ａの
回路は第２図ｂの回路に及ばない。しかし、第２
図ｂの回路はCMOS RAMのセンスアンプとし
ては適当ではない。それは前述したように、例え
ばie＝240μAの時、電流増幅率β＝50とすると、
5μAの電流を必要とし、ビツトラインのハイレベ
ルの電圧降下を引き起こし、メモリ自身の電源電
圧マージンの不足を引き起こすためである。ま
た、ビツト線電位のハイレベルをBLHとすると、
出力振幅はVcc−BLH程度しかとれない等の欠
点があるためである。
このような欠点を改善する一つの手段として、
第４図に示すようにエミツタフオロワの電流とし
てie，ie′を流すものがある。この方法は、トラン
ジスタQ2，Q4から成る差動増幅器の入力として、
ビツト線電位V1，V2のie，ie′で決まるVfだけ下
がつた電圧がそれぞれ印加されるため、前記第２
図ｂと同程度の感度および増幅率が得られる。さ
らに、スタンドバイ時にはトランジスタQ8，Q5
およびQ9のベース電位をローレベルに設定する
ことにより、消費電力を零にできる。
第４図に示すようにエミツタフオロワの電流とし
てie，ie′を流すものがある。この方法は、トラン
ジスタQ2，Q4から成る差動増幅器の入力として、
ビツト線電位V1，V2のie，ie′で決まるVfだけ下
がつた電圧がそれぞれ印加されるため、前記第２
図ｂと同程度の感度および増幅率が得られる。さ
らに、スタンドバイ時にはトランジスタQ8，Q5
およびQ9のベース電位をローレベルに設定する
ことにより、消費電力を零にできる。
しかし、上記のような構成では、メモリセルへ
の情報の書き込みの際、トランジスタQ1のベー
スに接続されるビツト線BL1の電位V1をGNDレ
ベル、トランジスタQ3のベースに接続されるビ
ツト線BL2の電位V2をVDDレベルに設定する必要
があり、その過程においてトランジスタQ8が飽
和してしまう。このことはバイポーラトランジス
タのみで構成されているメモリにおいては特に大
きな問題とはならないが、CMOSメモリにおい
てはラツチアツプの要因となる。この現象（ラツ
チアツプ）を避けるためには、書き込み時にこの
トランジスタQ8をオフしてしまえば良いが、書
き込み−読み出し−書き込みというサイクルの速
度低下を招く。しかも、このトランジスタQ8を
オフさせる信号のタイミングの設定も難しい。
の情報の書き込みの際、トランジスタQ1のベー
スに接続されるビツト線BL1の電位V1をGNDレ
ベル、トランジスタQ3のベースに接続されるビ
ツト線BL2の電位V2をVDDレベルに設定する必要
があり、その過程においてトランジスタQ8が飽
和してしまう。このことはバイポーラトランジス
タのみで構成されているメモリにおいては特に大
きな問題とはならないが、CMOSメモリにおい
てはラツチアツプの要因となる。この現象（ラツ
チアツプ）を避けるためには、書き込み時にこの
トランジスタQ8をオフしてしまえば良いが、書
き込み−読み出し−書き込みというサイクルの速
度低下を招く。しかも、このトランジスタQ8を
オフさせる信号のタイミングの設定も難しい。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高感度、高性
能でしかもスタンドバイ時には消費電力を零にで
き、かつ書き込み動作時にも問題のないすぐれた
半導体記憶装置を提供することである。
もので、その目的とするところは、高感度、高性
能でしかもスタンドバイ時には消費電力を零にで
き、かつ書き込み動作時にも問題のないすぐれた
半導体記憶装置を提供することである。
MOSトランジスタで構成され情報を記憶する
メモリセルのビツトラインに、動作時には定電流
源として働きスタンドバイ時に遮断される手段を
負荷とするエミツタフオロワ増幅器の入力端を接
続するとともに、このエミツタフオロワ増幅器の
出力端にエミツタカツプルされた差動増幅器の入
力端を接続する。さらに、上記差動増幅器の出力
端にその出力レベルをMOS信号レベルに増幅す
るMOSトランジスタ構成の増幅器を設けたもの
である。
メモリセルのビツトラインに、動作時には定電流
源として働きスタンドバイ時に遮断される手段を
負荷とするエミツタフオロワ増幅器の入力端を接
続するとともに、このエミツタフオロワ増幅器の
出力端にエミツタカツプルされた差動増幅器の入
力端を接続する。さらに、上記差動増幅器の出力
端にその出力レベルをMOS信号レベルに増幅す
るMOSトランジスタ構成の増幅器を設けたもの
である。
以下、この発明の一実施例について図面を参照
して説明する。第５図において、前記第１図と同
一構成部には同じ符号を付してその説明は省略す
る。図において、１２1，１２2，…はCMOS構成
のスタテイツクメモリセルで、このメモリセル１
２1，１２2，…は、ビツトラインBL1，BL2，…
とワードラインWL1，WL2，…との各交差位置
に配設される。１３はビツトラインBL1，BL2上
の信号を転送するカラムトランスフアゲート、１
４，１５はMOSトランジスタ、１６，１７は動
作時には定電流源として働きスタンドバイ時に遮
断される手段として働くMOSトランジスタで、
このMOSトランジスタ１６，１７はチツプイネ
ーブル信号に対応してオン・オフ制御される。
して説明する。第５図において、前記第１図と同
一構成部には同じ符号を付してその説明は省略す
る。図において、１２1，１２2，…はCMOS構成
のスタテイツクメモリセルで、このメモリセル１
２1，１２2，…は、ビツトラインBL1，BL2，…
とワードラインWL1，WL2，…との各交差位置
に配設される。１３はビツトラインBL1，BL2上
の信号を転送するカラムトランスフアゲート、１
４，１５はMOSトランジスタ、１６，１７は動
作時には定電流源として働きスタンドバイ時に遮
断される手段として働くMOSトランジスタで、
このMOSトランジスタ１６，１７はチツプイネ
ーブル信号に対応してオン・オフ制御される。
第６図は、トランジスタQ5のベース駆動回路
を示している。前記MOSトランジスタ１６，１
７はセレクトレベルが例えば5V、デイセレクト
レベルが0Vであるので、チツプイネーブル信号
を２段のインバータ回路を介してそのゲートに印
加すれば良いが、トランジスタQ5はセレクトレ
ベルが例えば１、2V、デイセレクトレベルが0V
であるので、図示するようなレベル変換回路によ
つて駆動する必要がある。チツプイネーブル信号
CEはインバータ回路１８を介してＰチヤネル形
のMOSトランジスタ１９およびＮチヤネル形の
MOSトランジスタ２０のゲートに供給される。
これらMOSトランジスタ１９，２０は一端が共
通接続されており、MOSトランジスタ１９の他
端は抵抗R9、NPN形トランジスタQ10のコレク
タ・エミツタ間および抵抗R10，R11を介して上
記MOSトランジスタ２０の他端に接続される。
このトランジスタ２０のソース、ドレイン間には
NPN形トランジスタQ11のコレクタ、エミツタが
並列接続され、このトランジスタQ11のベースは
抵抗R10とR11との接続点に接続され、上記トラ
ンジスタQ10のベースはトランジスタQ11のコレ
クタに接続される。そして、トランジスタQ10の
エミツタからトランジスタQ5の駆動信号が出力
される。
を示している。前記MOSトランジスタ１６，１
７はセレクトレベルが例えば5V、デイセレクト
レベルが0Vであるので、チツプイネーブル信号
を２段のインバータ回路を介してそのゲートに印
加すれば良いが、トランジスタQ5はセレクトレ
ベルが例えば１、2V、デイセレクトレベルが0V
であるので、図示するようなレベル変換回路によ
つて駆動する必要がある。チツプイネーブル信号
CEはインバータ回路１８を介してＰチヤネル形
のMOSトランジスタ１９およびＮチヤネル形の
MOSトランジスタ２０のゲートに供給される。
これらMOSトランジスタ１９，２０は一端が共
通接続されており、MOSトランジスタ１９の他
端は抵抗R9、NPN形トランジスタQ10のコレク
タ・エミツタ間および抵抗R10，R11を介して上
記MOSトランジスタ２０の他端に接続される。
このトランジスタ２０のソース、ドレイン間には
NPN形トランジスタQ11のコレクタ、エミツタが
並列接続され、このトランジスタQ11のベースは
抵抗R10とR11との接続点に接続され、上記トラ
ンジスタQ10のベースはトランジスタQ11のコレ
クタに接続される。そして、トランジスタQ10の
エミツタからトランジスタQ5の駆動信号が出力
される。
上記のような構成において動作を説明する。読
み出し動作の場合は、ビツトラインBL1，BL2の
信号はカラムトランスフアゲート１３を介してセ
ンスラインBL1a，BL2aに伝達され、エミツタフ
オロワ回路を介してレベルシフトおよび増幅がな
され、その出力は差動増幅器に入力される。その
出力信号を増幅器で電源電位までフルスイングさ
せて出力信号OUT2を得る。
み出し動作の場合は、ビツトラインBL1，BL2の
信号はカラムトランスフアゲート１３を介してセ
ンスラインBL1a，BL2aに伝達され、エミツタフ
オロワ回路を介してレベルシフトおよび増幅がな
され、その出力は差動増幅器に入力される。その
出力信号を増幅器で電源電位までフルスイングさ
せて出力信号OUT2を得る。
一方、書き込み動作の場合は、MOSトランジ
スタ１４，１５のうちいずれか一方がオンし、ビ
ツトラインの電位をGNDレベル、他方をVDD近傍
まで上昇させる。この時たとえば、センスライン
BL2aのレベルは、GNDレベルからVDDレベルま
で変化する可能性があるが、そのいずれのレベル
に対してもMOSトランジスタ１７を介して基準
電流が多量に流れ、ラツチアツプを起こすことは
ない。
スタ１４，１５のうちいずれか一方がオンし、ビ
ツトラインの電位をGNDレベル、他方をVDD近傍
まで上昇させる。この時たとえば、センスライン
BL2aのレベルは、GNDレベルからVDDレベルま
で変化する可能性があるが、そのいずれのレベル
に対してもMOSトランジスタ１７を介して基準
電流が多量に流れ、ラツチアツプを起こすことは
ない。
第７図は、上記第５図の回路における時間と出
力電圧との関係のシユミレーシヨン波形を示すも
ので、破線で示している。実線は前記第１図の回
路のシユミレーシヨン波形である。所定の時間に
アドレス信号ADが入力されると、ビツトライン
BL1，BL2（センスラインBL1a，BL2aもほぼ同
じ）は図にBLで示すようになる。時間に対する
傾斜が緩やかなのは、ビツトラインおよびセンス
ラインに付随する寄生容量が大きいためである。
センスアンプ出力時の波形をSA1（第５図の回路）
およびSA2（第１図の回路）で示す。領域t1はデ
イレーで、前記第１図の回路においてはセンス感
度が特に低電位差の領域で悪いことに起因する。
力電圧との関係のシユミレーシヨン波形を示すも
ので、破線で示している。実線は前記第１図の回
路のシユミレーシヨン波形である。所定の時間に
アドレス信号ADが入力されると、ビツトライン
BL1，BL2（センスラインBL1a，BL2aもほぼ同
じ）は図にBLで示すようになる。時間に対する
傾斜が緩やかなのは、ビツトラインおよびセンス
ラインに付随する寄生容量が大きいためである。
センスアンプ出力時の波形をSA1（第５図の回路）
およびSA2（第１図の回路）で示す。領域t1はデ
イレーで、前記第１図の回路においてはセンス感
度が特に低電位差の領域で悪いことに起因する。
OUT1，OUT2がそれぞれの出力波形である。
デイレーt2がt1より若干大きい理由は、第１段目
のセンスアンプの出力振幅が大きく、しかも立ち
上がりが急峻なことによる。
デイレーt2がt1より若干大きい理由は、第１段目
のセンスアンプの出力振幅が大きく、しかも立ち
上がりが急峻なことによる。
第８図はこの発明の他の実施例を示すもので、
要部のみ示している。すなわち、前記第５図の回
路におけるMOSトランジスタ１６，１７に加え
てさらにこのトランジスタ１６，１７に直列に抵
抗R12，R13を設けたものである。ここでMOSト
ランジスタ１６，１７は、スタンドバイ時の電流
を遮断するスイツチとして働く。そして、抵抗
R12，R13が定電流源として働く。このような構
成においても上記実施例と同様な効果が得られる
のはもちろんである。
要部のみ示している。すなわち、前記第５図の回
路におけるMOSトランジスタ１６，１７に加え
てさらにこのトランジスタ１６，１７に直列に抵
抗R12，R13を設けたものである。ここでMOSト
ランジスタ１６，１７は、スタンドバイ時の電流
を遮断するスイツチとして働く。そして、抵抗
R12，R13が定電流源として働く。このような構
成においても上記実施例と同様な効果が得られる
のはもちろんである。
以上説明したように、この発明によれば高感
度、高性能でしかもスタンドバイ時には消費電力
を零にでき、かつ書き込み動作時にも問題のない
すぐれた半導体記憶装置が得られる。
度、高性能でしかもスタンドバイ時には消費電力
を零にでき、かつ書き込み動作時にも問題のない
すぐれた半導体記憶装置が得られる。
第１図および第２図はそれぞれ従来の半導体記
憶装置におけるセンスアンプを説明するための
図、第３図は上記第２図の回路の入出力特性を示
す図、第４図は従来のバイポーラECL回路を示
す図、第５図はこの発明の一実施例に係る半導体
記憶装置を説明するための図、第６図は上記第５
図の回路における電流源トランジスタのベース駆
動回路を示す図、第７図は従来および本発明のシ
ユミレーシヨン波形図、第８図はこの発明の他の
実施例説明するための図である。 １１……増幅器、１２1，１２2……メモリセ
ル、１６，１７……MOSトランジスタ、BL1，
BL2……ビツトライン、Q1〜Q5……NPN形バイ
ポーラトランジスタ。
憶装置におけるセンスアンプを説明するための
図、第３図は上記第２図の回路の入出力特性を示
す図、第４図は従来のバイポーラECL回路を示
す図、第５図はこの発明の一実施例に係る半導体
記憶装置を説明するための図、第６図は上記第５
図の回路における電流源トランジスタのベース駆
動回路を示す図、第７図は従来および本発明のシ
ユミレーシヨン波形図、第８図はこの発明の他の
実施例説明するための図である。 １１……増幅器、１２1，１２2……メモリセ
ル、１６，１７……MOSトランジスタ、BL1，
BL2……ビツトライン、Q1〜Q5……NPN形バイ
ポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ MOSトランジスタで構成され情報を記憶す
るメモリセルと、このメモリセルのビツトライン
が入力端に接続され、動作時には定電流源として
働きスタンドバイ時に遮断される手段を負荷とす
るエミツタフオロワ増幅器と、このエミツタフオ
ロワ増幅器の出力端に入力端が接続されるエミツ
タカツプルされた差動増幅器と、MOSトランジ
スタで構成され上記差動増幅器の出力レベルを
MOS信号レベルに増幅する増幅器とを具備した
ことを特徴とする半導体記憶装置。 ２ 前記動作時には定電流源として働きスタンド
バイ時に遮断される手段は、チツプイネーブル信
号で導通制御されるMOSトランジスタから成る
ことを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 ３ 前記動作時には定電流源として働きスタンド
バイ時に遮断される手段は、チツプイネーブル信
号で導通制御されるMOSトランジスタと、この
MOSトランジスタに直列接続される抵抗とから
成ることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076459A JPS59203296A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
| US06/563,501 US4604533A (en) | 1982-12-28 | 1983-12-20 | Sense amplifier |
| DE19833346529 DE3346529A1 (de) | 1982-12-28 | 1983-12-22 | Leseverstaerker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076459A JPS59203296A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59203296A JPS59203296A (ja) | 1984-11-17 |
| JPH0241112B2 true JPH0241112B2 (ja) | 1990-09-14 |
Family
ID=13605736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076459A Granted JPS59203296A (ja) | 1982-12-28 | 1983-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59203296A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6273487A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | センスアンプ回路 |
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US8049534B2 (en) * | 2010-02-15 | 2011-11-01 | Texas Instruments Incorporated | Low-power high-speed differential driver with precision current steering |
-
1983
- 1983-04-30 JP JP58076459A patent/JPS59203296A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59203296A (ja) | 1984-11-17 |
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