JPH087998B2

JPH087998B2 - メモリ−回路

Info

Publication number: JPH087998B2
Application number: JP60261802A
Authority: JP
Inventors: 幸雄小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-21
Filing date: 1985-11-21
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPS62121986A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、スタティック型のメモリー回路に関する
もので、特に、読み出し動作から書き込み動作への移行
時間の短縮化に係わる。

〔発明の概要〕

この発明は、読み出し及び書き込みを共通のデータ線
を用いて行うようにしたメモリー回路において、書き込
み動作から読み出し動作に移行する際、ＰチャンネルMO
Sトランジスタにより構成される第１のイコライズ回路
とＮチャンネルMOSトランジスタにより構成される第２
のイコライズ回路とを用いてデータ線の電圧を引き上げ
ることにより、読み出し動作から書き込み動作への移行
時間を短縮化するようにしたものである。

〔従来の技術〕

第３図は従来のMOSトランジスタを用いたスタティッ
ク型RAM（ランダムアクセスメモリー）の主要部の
構成の一例である。

第３図において、51はメモリーセルを示し、複数のメ
モリーセル51がマトリクス状に二次元配列される。各メ
モリーセル51は、互いの入出力がたすきがけ接続された
MOSトランジスタのフリップフロップ回路から構成さ
れ、このフリップフロップ回路の両端にデータの入出力
を行うゲート用のMOSトランジスタが接続されている。

行方向に並ぶメモリーセル51は、共通のワード線52に
接続される。このワード線52は、Ｘデコーダ（図示せ
ず）に接続されていて、ロウアドレスが指定され、１つ
のワード線52が指定されると、このワード線52に対応す
る行のメモリーセル51のゲート用のMOSトランジスタが
オンされる。

列方向に並ぶメモリーセル51は、共通の一対のビット
線53及びビット線54に接続される。ビット線53及びビッ
ト線54の一端が負荷MOSトランジスタ55及びMOSトランジ
スタ56のソースに夫々接続される。MOSトランジスタ55
及び56としては、Ｎチャンネルのものが用いられる。MO
Sトランジスタ55及びMOSトランジスタ56のドレインが電
源電圧V_DD（例えば5V）の電源端子57に接続される。MOS
トランジスタ55及びMOSトランジスタ56の互いのゲート
が共通接続され、この接続点が電源端子57に接続され
る。

ビット線53及びビット線54の他端は、スイッチングMO
Sトランジスタ58及びMOSトランジスタ59のドレインに夫
々接続される。MOSトランジスタ58及びMOSトランジスタ
59としては、Ｎチャンネルのものが用いられる。MOSト
ランジスタ58及びMOSトランジスタ59の互いのゲートが
共通接続され、この接続点からコラム信号入力端子74が
導出される。

MOSトランジスタ58及びMOSトランジスタ59のソースが
データ線61及びデータ線60を夫々介して負荷MOSトラン
ジスタ67及びMOSトランジスタ66のソースに夫々接続さ
れると共に、電源端子57と接地間に設けられたMOSトラ
ンジスタ62とMOSトランジスタ63の直列接続の接続点及
び電源端子57と接地間に設けられたMOSトランジスタ64
とMOSトランジスタ65の直列接続の接続点に接続され
る。MOSトランジスタ66及びMOSトランジスタ67のソース
がセンスアンプ68の非反転入力端子及び反転入力端子に
夫々接続される。MOSトランジスタ66及びMOSトランジス
タ67としては、Ｎチャンネルのものが用いられる。MOS
トランジスタ66及びMOSトランジスタ67のドレインが電
源端子57に接続れる。MOSトランジスタ66とMOSトランジ
スタ67のゲートが共通接続され、この接続点からライト
イネーブル信号の入力端子75が導出される。

MOSトランジスタ62のゲートとMOSトランジスタ65のゲ
ートが共通接続され、この接続点がNORゲート70の出力
端子に接続される。MOSトランジスタ63のゲートとMOSト
ランジスタ64のゲートが共通接続され、この接続点がNO
Rゲート69の出力端子に接続される。NORゲート69及びNO
Rゲート70の一方の入力端子がライトイネーブル信号の入力端子71に接続される。NORゲート70の他方の入力
端子とNORゲート69の他方の入力端子とがインバータ73
を介して接続される。NORゲート70の他方の入力端子と
インバータ73との接続点がデータ入力端子72に接続され
る。

書き込み時には、端子71及び端子75に供給されるライ
トイネーブル信号がローレベルとされる。これにより、データ入力端子72
に供給されるデータがMOSトランジスタ58及びMOSトラン
ジスタ59、ビット線53及びビット線54を夫々介してメモ
リーセル51に供給され、メモリーセル51にデータが書き
込まれる。

つまり、端子71に供給されるライトイネーブル信号がローレベルになると、NORゲート69及びNORゲート70が
開き、データ入力端子72に供給される入力データがNOR
ゲート69及びNORゲート70を介して取り出される。NORゲ
ート69には、インバータ73を介して反転されたデータが
供給され、NORゲート70には入力端子72からのデータが
供給されているので、NORゲート69から正転のデータが
出力され、NORゲート70から反転されたデータが出力さ
れる。NORゲート69の出力がハイレベルの時にはMOSトラ
ンジスタ63及びMOSトランジスタ64がオンし、NORゲート
70の出力がハイレベルの時には、MOSトランジスタ62及
びMOSトランジスタ65がオンする。したがって、入力デ
ータがハイレベルの時には、MOSトランジスタ64とMOSト
ランジスタ65の接続点がローレベルになり、MOSトラン
ジスタ62とMOSトランジスタ63の接続点がハイレベルに
なる。入力データがローレベルの時には、MOSトランジ
スタ64とMOSトランジスタ65の接続点がハイレベルにな
り、MOSトランジスタ62とMOSトランジスタ63の接続点が
ローレベルになる。

端子74には、Ｙデコーダ（図示せず）からコラム信号
が供給される。このコラム信号がハイレベルになると、
MOSトランジスタ58及びMOSトランジスタ59がオン状態と
なり、１つのメモリーセル51が選択される。MOSトラン
ジスタ62とMOSトランジスタ63の接続点及びMOSトランジ
スタ64とMOSトランジスタ65の接続点の出力が選択され
たビット線53及びビット線54を夫々介してメモリーセル
51に供給される。

読み出し時には、端子75及び71に供給されるライトイ
ネーブル信号がハイレベルとされ、負荷MOSトランジスタ66及び67が
オン状態とされる。

Ｘデコーダ（図示せず）によってワード線52が選択さ
れ、このワード線52に接続されたすべてのメモリーセル
が活性化されると共に、Ｙデコーダ（図示せず）から所
定の１対のビット線53及びビット線54に対するハイレベ
ルのコラム信号が端子74に供給されて、MOSトランジス
タ58及び59がオン状態とされる。メモリーセル51内のフ
リップフロップ（図示せず）のビット線53に接続された
MOSトランジスタがオン状態であったとすると、MOSトラ
ンジスタ67からデータ線61、選択用MOSトランジスタ58
及びビット線53の経路により、メモリーセル51にデータ
線電流I_Dが流入する。また、ビット線53の一端に接続さ
れた負荷MOSトランジスタ55は、そのゲートに電源電圧V
_DDが供給されて、オン状態にあり、このMOSトランジス
タ55を経て、メモリーセル51にビット線電流I_Bが流入す
る。このビット線電流I_Bと上述のデータ線電流I_Dとの和
がメモリーセル51の吸い込み電流I_Mとなる。

一方、メモリーセル51内のビット線54に接続されたMO
Sトランジスタ（図示せず）はオフ状態にあり、ビット
線54及びデータ線60からはメモリーセル51に電流が流入
しない。

したがって、ビット線53及びビット線54の電圧V₅₃及
びV₅₄は異なり、こと異なる２つの電位が所望のメモリ
ーセル51の情報としてデータ線60及びデータ線61を通っ
てプリセンスアンプ68に供給される。この入力信号の差
信号が増幅されて、インバータ76に供給される。

電源電圧V_DDが例えば5Vであるとき、（高い方の）ビ
ット線54の電圧V₅₄は、MOSトランジスタ56のスレッショ
ルド電圧Vth（約0.7V）及び基板効果ΔVth（約1.1V）の
影響によって、例えば約3.2Vとからなり低くなる。ま
た、ビット線53の電圧V₅₃は、メモリーセル51の吸い込
み電流I_Mが、例えば100μＡであるとき、MOSトランジス
タ55内の電圧効果によってV₅₄よりも稍低く、例えば約
2.9Vとなる。

また、データ線60及びデータ線61の電圧V₆₀及びV
₆₁は、上述と同じ理由によって、夫々V₅₃及びV₅₄と略等
しくなる。

ところが、電源電圧V_DDが、過負荷等によって、例え
ば3V程度まで低下した場合、データ線60及びデータ線61
の電圧V₆₀及びV₆₁が1.5V程度まで低下してしまう。この
値はプリセンスアンプ68の入力電圧としては低過ぎるた
め、読み出しプリセンスアンプ68が動作しなくなるとい
う問題があった。

また、前述のように、例えば両データ線60及び61の電
圧V₆₀及びV₆₁と両ビット線53及び54の電圧V₅₃及びV₅₄と
が夫々略等しくなってしまうため、コラム選択用MOSト
ランジスタ58及び59のドレイン・ソース間電圧V_DSが極
めて小さくなり、これらのMOSトランジスタ58及び59の
駆動能力が低下してしまう。そうすると、選択用MOSト
ランジスタ58及び59並びに、MOSトランジスタ66及び67
の各面積をビット線駆動用MOSトランジスタ55及び56の
面積の例えば４倍に大きくしても、大きなデータ線電流
を流すことができなくなり、高速読み出しができないと
いう問題があった。

更に、コラム選択用MOSトランジスタ58及び59の接合
容量が夫々データ線60及びデータ線61の浮遊容量とな
る。例えば64Kビットの容量のメモリーでは、コラムの
数は、256となり、データ線60及びデータ線61にはかな
り大きな浮遊容量が付加される。しかも、上述のよう
に、このメモリーではMOSトランジスタ58及び59のドレ
イン・ソース間電圧V_DSが低いため、その接合容量は大
きく、データ線60及びデータ線61の高速駆動が妨げられ
るという問題もあった。

そこで、第４図に示すように、データ線60及びデータ
線61の負荷回路を、ＰチャンネルMOSトランジスタ85,8
6,87で構成するようにしたメモリー回路が本願出願人に
より提案されている。つまり、データ線60及びデータ線
61にＰチャンネルMOSトランジスタ86及び87のドレイン
を接続し、ＰチャンネルMOSトランジスタ86及び87のソ
ースと電源端子57との間に、ダイオード接続のＰチャン
ネルMOSトランジスタ85を挿入する。

読み出しの場合、端子75に供給されるライトイネーブ
ル信号WEがローレベルとされ、負荷MOSトランジスタ86
及び87の各ゲートに供給されて、両MOSトランジスタ86
及び87はオン状態となる。その動作点がトライオード領
域内に選定されているので、両MOSトランジスタ86及び8
7は、抵抗器として動作し、第５図に等価回路で示すも
のとなる。

したがって、負荷としてＰチャンネルMOSトランジス
タ86及び87を用いて、基板効果ΔVthを排除することに
より、電源電圧V_DDが5Vの場合、データ線60及びデータ
線61の電圧V₆₀及びV₆₁が夫々約3.9V及び約4.1Vに高めら
れる。

このため、前述のように、電源電圧V_DDが例えば3V程
度に低下した場合においても、両データ線60,61の電圧
は2V程度に維持されて、読み出し増幅器は安定に動作す
る。

また、両データ線60,61の電圧が両ビット線53,54の電
圧よりも夫々1V程度高くなるので、選択用MOSトランジ
スタ58及び59のドレイン・ソース間電圧V_DSが大きくな
り、その駆動能力が増大いて、大きなデータ線電流を流
すことができて、その結果、高速読み出しが可能とな
る。更に、選択用MOSトランジスタ58及び59のV_DSが大き
くなるため、その接合容量が減少し、両データ線51及び
52の浮遊容量が減少して、高速読み取りに寄与する。

〔発明が解決しようとする問題点〕

ところが、上述のようにデータ線60及びデータ線61の
電圧V₆₀及びV₆₁を夫々約3.9V及び約4.1Vに高められるこ
とにより、書き込み動作から読み出し動作に移行する際
の時間が長くなるという問題が生じる。つまり、書き込
み動作時には、データ線60及びデータ線61の電圧V₆₀及
びV₆₁は、ハイレベルが約3.2V、ローレベルが約0.3Vと
なっている。書き込み動作から読み出し動作に移行する
際には、この書き込み時のデータ線60及びデータ線61の
電圧V₆₀及びV₆₁を夫々約0.3V及び約3.2Vから読み出し時
のデータ線60及びデータ線61の電圧V₆₀及びV₆₁夫々約3.
9V及び約4.1Vまで引き上げなければならない。読み出し
時のデータ線60及びデータ線61の電圧V₆₀及びV₆₁がこの
ように高められていると、書き込み時のデータ線60及び
データ線61の電圧V₆₀及びV₆₁との差電圧が大きくなり、
書き込み動作から読み出し動作に移行した直後の読み出
し（ライトリカバリー）時間が長く必要となる。

したがって、この発明の目的は、書き込み動作から読
み出し動作への移行時間が短縮され、ライトリカバリー
が高速化できるメモリー回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、読み出し及び書き込みを共通のデータ線
を用いて行うようにしたメモリー回路において、一対のデータ線10,11間にＰチャンネルMOSトランジス
タにより構成される第１のプルアップ回路36,37及びＰ
チャンネルMOSトランジスタにより構成される第１のイ
コライズ回路38と、ＮチャンネルMOSトランジスタによ
り構成される第２のプルアップ回路39,40及びＮチャン
ネルMOSトランジスタにより構成される第２のイコライ
ズ回路41とを配設するようにしたことを特徴とするメモ
リー回路である。

〔作用〕

書き込み状態から読み出し状態に移行する際、Ｎチャ
ンネルMOSトランジスタ39,40及びMOSトランジスタ41が
オンしデータ線10及びデータ線11の電圧が所定レベルま
で引き上げられる。データ線10及びデータ線11の電圧が
例えば3.2Vまで達すると、MOSトランジスタ39,40及びMO
Sトランジスタ41はオフ状態となる。データ線11の電圧
が例えば3.2Vまで達した後は、ＰチャンネルMOSトラン
ジスタ36,37によりデータ線11の電圧が所定の値まで引
き上げられる。

〔実施例〕

以下、この発明の一実施例について図面を参照て説明
する。

第１図はこの発明の一実施例を示すものである。第１
図において、１はメモリーセルを示し、複数のメモリー
セル１がマトリクス状に二次元配列される。各メモリー
セル１は、互いの入出力がたすきがけ接続されたMOSト
ランジスタのフリップフロップ回路から構成され、この
フリップフロップ回路の両端にデータの入出力を行うゲ
ート用のMOSトランジスタが接続されている。

行方向に並ぶメモリーセル１は、共通のワード線２に
接続される。このワード線２は、Ｘデコーダ（図示せ
ず）に接続されていて、ロウアドレスが指定され、１つ
のワード線２が指定されると、このワード線２に対応す
る行のメモリーセル１のゲート用のMOSトランジスタが
オンされる。

列方向に並ぶメモリーセル１は、共通の一対のビット
線３及びビット線４に接続される。ビット線３及びビッ
ト線４の一端が負荷MOSトランジスタ５及びMOSトランジ
スタ６のソースに夫々接続される。MOSトランジスタ５
及び６としては、Ｎチャンネルのものが用いられる。MO
Sトランジスタ５及びMOSトランジスタ６のドレインが電
源電圧V_DD（例えば5V）の電源端子７に接続される。MOS
トランジスタ５及びMOSトランジスタ６の互いのゲート
が共通接続され、この接続点が電源端子７に接続され
る。

ビット線３及びビット線４の他端は、スイッチングMO
Sトランジスタ８及びMOSトランジスタ９のドレインに夫
々接続される。MOSトランジスタ８及びMOSトランジスタ
９としては、Ｎチャンネルのものが用いられる。MOSト
ランジスタ８及びMOSトランジスタ９の互いのゲートが
共通接続され、この接続点からコラム信号入力端子24が
導出される。

MOSトランジスタ８及びMOSトランジスタ９のソースに
データ線11及びデータ線10が夫々接続される。データ線
10とデータ線11との間に、ＰチャンネルMOSトランジス
タ36,37,38で構成されるプルアップ回路及びイコライズ
回路と、ＮチャンネルMOSトランジスタ39,40,41で構成
されるプルアップ回路及びイコライズ回路が接続され
る。

即ち、ＰチャンネルMOSトランジスタ35のソースが電
源端子７に接続され、MOSトランジスタ35のゲート及び
ドレインが共通接続され、この接続点がＰチャンネルMO
Sトランジスタ36及び37のソースに接続される。MOSトラ
ンジスタ36及び37のゲートが共通接続され、この接続点
から端子25が導出されると共に、この接続点がデータ線
10及びデータ線11との間に設けられたイコライズ用のMO
Sトランジスタ38のゲートに接続される。MOSトランジス
タ36及び37のドレインがデータ線10及びデータ線11に夫
々接続される。

ＮチャンネルMOSトランジスタ39及び40のドレインが
電源端子７に接続される。MOSトランジスタ39及び40の
互いのゲートが共通接続され、この接続点から端子28が
導出されると共に、この接続点がデータ線10及びデータ
線11との間に設けられたイコライズ用のＮチャンネルMO
Sトランジスタ41のゲートに接続される。MOSトランジス
タ39及び40のソースがデータ線10及びデータ線11に接続
される。

また、データ線11が電源端子７と接地間に設けられた
MOSトランジスタ12とMOSトランジスタ13の直列接続の接
続点に接続される。データ線10が電源端子７と接地間に
設けられたMOSトランジスタ14とMOSトランジスタ15の直
列接続の接続点に接続される。

MOSトランジスタ12のゲートとMOSトランジスタ15のゲ
ートが共通接続され、この接続点がNORゲート20の出力
端子に接続される。MOSトランジスタ13のゲートとMOSト
ランジスタ14のゲートが共通接続され、この接続点がNO
Rゲート19の出力端子に接続される。NORゲート19及びNO
Rゲート20の一方の入力端子が端子21に接続される。NOR
ゲート20の他方の入力端子とNORゲート19の他方の入力
端子とがインバータ23を介して接続される。NORゲート2
0の他方の入力端子とインバータ23との接続点がデータ
入力端子22に接続される。

チップイネーブル信号Ｃがローレベルで、ライトイネ
ーブル信号がハイレベルとされると、端子25にローレベルが供給さ
れ、端子28にハイレベルが供給されると共に、端子21に
ハイレベルが供給され、書き込み状態から読み出し状態
に移行する。

書き込み状態でのデータ線10及びデータ線11の電圧V
₁₀及びV₁₁は、前述したように、電源電圧V_DDを5V、スレ
ッショルド電圧Vthを0.7V、基板効果をΔVthを1.1Vとす
ると、夫々約0.3V及び約3.2Vである。したがって、端子
28にハイレベルが供給されると、先ず、MOSトランジス
タ39,40及びイコライズ用のMOSトランジスタ41がオン状
態となる。MOSトランジスタ39及び40は、Ｎチャンネル
のMOSトランジスタであるから、MOSトランジスタ39及び
40がオンすることにより、データ線10及びデータ線11の
電圧V₁₀及びV₁₁は、3.2Vまで引き上げられる。また、イ
コライズ用MOSトランジスタ41がオンするので、ビット
線10とビット線11の電圧差が縮まる。

なお、イコライズ用MOSトランジスタ41は、ハイレベ
ルの一方のデータ線10又はデータ線11の引き下がりが大
きすぎると、ビット線３及びビット線４に影響が出てし
まい、誤動作を生じる可能性がある。このため、MOSト
ランジスタ41の大きさは、最適に設定する必要がある。

データ線10及びデータ線11の電圧V₁₀及びV₁₁が3.2Vま
で引き上げられると、MOSトランジスタ39,40及びMOSト
ランジスタ41はオフ状態となる。

この時、端子25にローレベルが供給されているので、
MOSトランジスタ36,37及びMOSトランジスタ38はオン状
態である。データ線10及びデータ11の電圧V₁₀及びV₁₁が
3.2Vまで引き上げられた後は、このＰチャンネルMOSト
ランジスタ37及び36により、データ線10及びデータ線11
の電圧V₁₀及びV₁₁が夫々4V及び3.7Vまで引き上げられ
る。

なお、イコライズ用MOSトランジスタ38は、データ線1
0及びデータ線11の振幅を制限するために設けられてい
る。イコライズ用MOSトランジスタ38が設けられること
により、データの反転時間が短縮化される。

このように、データ線10及びデータ線11は、書き込み
状態から読み出し状態に移行する際に、ＮチャンネルMO
Sトランジスタ39及び40からなるプルアップ回路と、Ｐ
チャンネルMOSトランジスタ36及び37からなるプルアッ
プ回路とにより引き上げられる。つまり、第２図におい
て、書き込み状態から読み出し状態に移行する際、時刻
t₁〜t₂の間、MOSトランジスタ39及び40からなるプルア
ップ回路とMOSトランジスタ36及び37からなるプルアッ
プ回路とにより、データ線10及びデータ線11が引き上げ
られる。また、イコライズ用MOSトランジスタ41によ
り、ハイレベルのデータが伝えられる一方のデータ線10
又はデータ線11が引き下げられる。データ線10及びデー
タ線11の電圧V₁₀及びV₁₁が3.2Vに達する時刻t₂〜t₃で
は、ＮチャンネルMOSトランジスタ39,40及びMOSトラン
ジスタ41がオフする。そして、MOSトランジスタ36及び3
7により、データ線10及びデータ線11の電圧V₁₀及びV₁₁
が引き上げられ、時刻t₃から読み出し状態に移行でき
る。

〔発明の効果〕

この発明に依れば、書き込み状態から読み出し状態に
移行する際、データ線の電圧がＰチャンネルMOSトラン
ジスタにより構成される第１のプルアップ回路とＮチャ
ンネルMOSトランジスタにより構成される第２のプルア
ップ回路とにより引き上げられる。ＮチャンネルMOSト
ランジスタにより構成される第２のプルアップ回路は、
データ線の電圧が所定の値まで引き上げられると、オフ
状態となる。これにより、書き込み状態から読み出し状
態に移行する際、データ線の電圧が瞬時に引き上げら
れ、書き込み動作から読み出し動作への移行時間が短縮
される。

【図面の簡単な説明】

第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例の説明に用いる波形図、第３図は従来のメ
モリー回路の一例の接続図、第４図は従来のメモリー回
路の他の例の接続図、第５図は従来のメモリー回路の説
明に用いる等価回路図である。図面における主要な符号の説明 1:メモリーセル,3,4:ビット線,10,11:データ線,36,37:
プルアップ用のＰチャンネルMOSトランジスタ,38:イコ
ライズ用のＰチャンネルMOSトランジスタ,39,40:プルア
ップ用のＮチャンネルMOSトランジスタ,41:イコライズ
用のＮチャンネルMOSトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−151387（ＪＰ，Ａ) 特開昭60−154393（ＪＰ，Ａ) 1985ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ−ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ，Ｐ．60〜61. 1984ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ−ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ，Ｐ．224〜225.

Claims

【特許請求の範囲】

【請求項１】読み出し及び書き込みを共通のデータ線を
用いて行うようにしたメモリー回路において、ソース電極が電源端子に、ドレン電極とゲート電極が第
１の端子に接続されたＰチャンネルMOSトランジスタ
と、一方が上記第１の端子に共通に接続され他方が一対のデ
ータ線に接続される一対のＰチャンネルMOSトランジス
タにより構成される第１のプルアップ回路及びＰチャン
ネルMOSトランジスタにより構成され上記一対のデータ
線間に接続される第１のイコライズ回路と、一方が電源
端子に共通に接続され他方が一対のデータ線に接続され
る一対のＮチャンネルMOSトランジスタにより構成され
る第２のプルアップ回路及びＮチャンネルトランジスタ
により構成され上記一対のデータ線間に接続される第２
のイコライズ回路とを配設して構成され、上記一対ＮチャンネルMOSトランジスタのゲート電極に
は、書込み時に論理“L"の電圧が、読み出し時に論理
“H"の電圧が供給され、上記一対のＰチャンネルMOSトランジスタのゲート電極
には、書込み時に論理“H"の電圧が、読み出し時に論理
“L"の電圧が供給されることを特徴とするメモリー回
路。