JPH03211481A - Lsiテスト回路 - Google Patents
Lsiテスト回路Info
- Publication number
- JPH03211481A JPH03211481A JP2008805A JP880590A JPH03211481A JP H03211481 A JPH03211481 A JP H03211481A JP 2008805 A JP2008805 A JP 2008805A JP 880590 A JP880590 A JP 880590A JP H03211481 A JPH03211481 A JP H03211481A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- exclusive
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 23
- 239000000872 buffer Substances 0.000 abstract description 17
- 238000005476 soldering Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 230000001364 causal effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明LSIテスト回路、特にプリント基板に実装され
たLSIの外部接続ピンとプリント基板の配線パターン
との接続をチエツクするためのLSIテスト回路に関す
る。
たLSIの外部接続ピンとプリント基板の配線パターン
との接続をチエツクするためのLSIテスト回路に関す
る。
LSIプリント基板上に実装した後に、基板上の配線パ
ターンとLSIの外部接続ピンとがはんだにより電気的
に欠陥なく接続されていることをチエツクする方法とし
て、従来、目視によりチエツクする方法、LSI内部に
入力ピンから出力ピンへのスルーバスを設け、入力ピン
にあたえたバタンかそのまま出力ピンにあられれること
を検証する方法、基板のLSI実装面の裏側からネット
に1対1に対応したプローブをたてて、入力ピンにテス
トバクンを印加し、出力ピンにあられれるバタンを検証
する(インサーキットテスト)が用いられている。
ターンとLSIの外部接続ピンとがはんだにより電気的
に欠陥なく接続されていることをチエツクする方法とし
て、従来、目視によりチエツクする方法、LSI内部に
入力ピンから出力ピンへのスルーバスを設け、入力ピン
にあたえたバタンかそのまま出力ピンにあられれること
を検証する方法、基板のLSI実装面の裏側からネット
に1対1に対応したプローブをたてて、入力ピンにテス
トバクンを印加し、出力ピンにあられれるバタンを検証
する(インサーキットテスト)が用いられている。
上述した従来のはんだ付はチエツクの方法のうち、目視
によるチエツク方法は見落しや見誤りが多く、500ピ
ン以上もある最近の大規模LSIではチエツクに多大の
工数を必要とする3才な、スルーバスを設ける方法では
、出力部分に内部バスとスルーバスとを切換えるセレク
タが必要であり、そのためにハード量の増加の問題を有
している。さらにまた、インサーキットテスト方式では
、最近の大規模LSIのように集積度があがり、内部回
路が複雑になると、入力に与えたテストパターンと出力
に現れるパターンとの因果関係がつかみにくい、つまり
、出カバターンが不正であった場合に、入出力ピンのは
んだ付は不良によるものなのか、内部回路の故障による
ものなのかを判断するなめに、膨大なテストパターン数
が必要となって解析が困難であるという問題点がある。
によるチエツク方法は見落しや見誤りが多く、500ピ
ン以上もある最近の大規模LSIではチエツクに多大の
工数を必要とする3才な、スルーバスを設ける方法では
、出力部分に内部バスとスルーバスとを切換えるセレク
タが必要であり、そのためにハード量の増加の問題を有
している。さらにまた、インサーキットテスト方式では
、最近の大規模LSIのように集積度があがり、内部回
路が複雑になると、入力に与えたテストパターンと出力
に現れるパターンとの因果関係がつかみにくい、つまり
、出カバターンが不正であった場合に、入出力ピンのは
んだ付は不良によるものなのか、内部回路の故障による
ものなのかを判断するなめに、膨大なテストパターン数
が必要となって解析が困難であるという問題点がある。
本発明のLSIテスト回路は、LSIにおいて、外部入
力ピンの小なくとも一部を入力とする排他論理和回路と
、この排他論理和回路の出力を接続した外部出力ピンを
有すること、または前記排他論理和回路と、この排他論
理和回路と外部出力ピンとの間に常時は内部論理回路の
出力を入力とし、テスト時にこの排他論理和回路の出力
を入力として出力する切換え回路とを有することにより
構成される。
力ピンの小なくとも一部を入力とする排他論理和回路と
、この排他論理和回路の出力を接続した外部出力ピンを
有すること、または前記排他論理和回路と、この排他論
理和回路と外部出力ピンとの間に常時は内部論理回路の
出力を入力とし、テスト時にこの排他論理和回路の出力
を入力として出力する切換え回路とを有することにより
構成される。
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例の回路図である。第1区の実
施例はLSIの入力ピン11〜1n、LSI内部に設け
られ入力ピン11〜1nのそれぞれに接続された入力バ
ッファ21〜2n、入力バッファ21〜2nに接続され
たエクスクル−シブ・オア回路3、エクスクル−シブ・
オア回路3に接続された出力バッファ4、出力バッファ
4に接続された出力ピン5から構成される。
施例はLSIの入力ピン11〜1n、LSI内部に設け
られ入力ピン11〜1nのそれぞれに接続された入力バ
ッファ21〜2n、入力バッファ21〜2nに接続され
たエクスクル−シブ・オア回路3、エクスクル−シブ・
オア回路3に接続された出力バッファ4、出力バッファ
4に接続された出力ピン5から構成される。
入力ピン11〜1nがはんだ付けされたプリント基板上
のネットに対して、あるテストパターンをあたえると、
入力バッファ21〜2nをとおり、エクスクル−シブ・
オア回路3で排他的論理和がとられて、出力バッファ4
をとおって出力ピン5から出力される。出力された値は
、出力ピン5がはんだ付けされたプリント基板上のネッ
トからテスタによって検出される。
のネットに対して、あるテストパターンをあたえると、
入力バッファ21〜2nをとおり、エクスクル−シブ・
オア回路3で排他的論理和がとられて、出力バッファ4
をとおって出力ピン5から出力される。出力された値は
、出力ピン5がはんだ付けされたプリント基板上のネッ
トからテスタによって検出される。
第2図は第1図において、入力ピン数が8で、入力バッ
ファにプルアップ抵抗付きのバッファを使用した場合の
テストの動作を説明するための図である。第2図におい
て、いま、5番目と7番目の入力ピンがはんだ付は不良
の場合に、プルアップ抵抗付きの入力バッファを使用し
ているので、5番目と7番目との入力バッファの出力は
、入力ピンにあたえられるパターンに関係なく値“1゛
′をとる。したがって、8つの入力の排他的論理をとれ
ば、パターン番号6およびパターン番号7の入カバター
ンをあたえたときに、出力期待値と実際に出力にあられ
れうパターンとが不一致となる。
ファにプルアップ抵抗付きのバッファを使用した場合の
テストの動作を説明するための図である。第2図におい
て、いま、5番目と7番目の入力ピンがはんだ付は不良
の場合に、プルアップ抵抗付きの入力バッファを使用し
ているので、5番目と7番目との入力バッファの出力は
、入力ピンにあたえられるパターンに関係なく値“1゛
′をとる。したがって、8つの入力の排他的論理をとれ
ば、パターン番号6およびパターン番号7の入カバター
ンをあたえたときに、出力期待値と実際に出力にあられ
れうパターンとが不一致となる。
このように、LSIのすべての入力の排他的論理和をと
り、出力するような回路を設けることにより、[入力ピ
ン数+IJだけのテストパターン数でLSIの入力ピン
とプリント基板との間のはんだ付は不良が検出される。
り、出力するような回路を設けることにより、[入力ピ
ン数+IJだけのテストパターン数でLSIの入力ピン
とプリント基板との間のはんだ付は不良が検出される。
第3図は本発明の別の実施例の回路図である。
第3図の実施例は第1図の実施例においてエクスクル−
シブ・オア回路3と出力バッファ4との間に切換え回路
6が設けられ、切換え回路6は通常は内部回路7からの
入力を出力するが、テスト時にエクスクル−シブ・オア
回路3からの出力を入力として出力する。このようにす
ることにより、テスト用に独立の出力ピンを用いなくて
もよいようになる。
シブ・オア回路3と出力バッファ4との間に切換え回路
6が設けられ、切換え回路6は通常は内部回路7からの
入力を出力するが、テスト時にエクスクル−シブ・オア
回路3からの出力を入力として出力する。このようにす
ることにより、テスト用に独立の出力ピンを用いなくて
もよいようになる。
以上説明したように本発明は、LSIテストの入力ピン
とプリント基板との間のはんだ付は不良の検出のための
テストパターン数を減らし、テスト時間を削減するとい
う効果がある。
とプリント基板との間のはんだ付は不良の検出のための
テストパターン数を減らし、テスト時間を削減するとい
う効果がある。
第1図は本発明の一実施例の回路図、第2図は第1図の
動作を説明するための図、第3図は本発明の別の実施例
の回路図である。 3・・・・・・エクスクル−シブ・オア回路、4・・・
・・・出力バッファ、7・・・・・・内部回路、11.
12〜1n・・・・・・入力ピン、21.22〜2n・
・・・・・入力バッファ。
動作を説明するための図、第3図は本発明の別の実施例
の回路図である。 3・・・・・・エクスクル−シブ・オア回路、4・・・
・・・出力バッファ、7・・・・・・内部回路、11.
12〜1n・・・・・・入力ピン、21.22〜2n・
・・・・・入力バッファ。
Claims (1)
- 【特許請求の範囲】 1、LSIにおいて、外部入力ピンの小なくとも一部を
入力とする排他論理和回路と、この排他論理和回路の出
力を接続した外部出力ピンを有することを特徴とするL
SIテスト回路。 2、請求項1記載の排他論理和回路と、この排他論理和
回路と外部出力ピンとの間に常時は内部論理回路の出力
を入力とし、テスト時にこの排他論理和回路の出力を入
力として出力する切換え回路とを有することを特徴とす
るLSIテスト回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008805A JPH03211481A (ja) | 1990-01-17 | 1990-01-17 | Lsiテスト回路 |
FR9100438A FR2657171A1 (fr) | 1990-01-17 | 1991-01-16 | Circuit de test a grande echelle d'integration lsi. |
US08/253,328 US5442301A (en) | 1990-01-17 | 1994-06-03 | LSI test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008805A JPH03211481A (ja) | 1990-01-17 | 1990-01-17 | Lsiテスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03211481A true JPH03211481A (ja) | 1991-09-17 |
Family
ID=11703058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008805A Pending JPH03211481A (ja) | 1990-01-17 | 1990-01-17 | Lsiテスト回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5442301A (ja) |
JP (1) | JPH03211481A (ja) |
FR (1) | FR2657171A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008537100A (ja) * | 2005-02-28 | 2008-09-11 | リッジトップ・グループ・インコーポレーテッド | ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7591781B2 (en) * | 2002-07-15 | 2009-09-22 | Olympus Corporation | Endoscope system with insertion direction changing guides |
GB0318487D0 (en) * | 2003-08-07 | 2003-09-10 | Ibm | On-chip diagnostic arrangement and method |
KR20140002163A (ko) * | 2012-06-28 | 2014-01-08 | 에스케이하이닉스 주식회사 | 집적회로 칩 및 메모리 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5530688A (en) * | 1978-08-18 | 1980-03-04 | Ibm | Electronic circuit element package |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3961254A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US4286173A (en) * | 1978-03-27 | 1981-08-25 | Hitachi, Ltd. | Logical circuit having bypass circuit |
US4220917A (en) * | 1978-07-31 | 1980-09-02 | International Business Machines Corporation | Test circuitry for module interconnection network |
US4556840A (en) * | 1981-10-30 | 1985-12-03 | Honeywell Information Systems Inc. | Method for testing electronic assemblies |
JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
US4546472A (en) * | 1983-01-27 | 1985-10-08 | Intel Corporation | Method and means for testing integrated circuits |
JPS6088370A (ja) * | 1983-10-20 | 1985-05-18 | Toshiba Corp | 論理回路 |
JPH0691140B2 (ja) * | 1986-07-11 | 1994-11-14 | 日本電気株式会社 | 半導体集積回路 |
US4782283A (en) * | 1986-08-22 | 1988-11-01 | Aida Corporation | Apparatus for scan testing CMOS integrated systems |
JPH0820967B2 (ja) * | 1987-09-25 | 1996-03-04 | 三菱電機株式会社 | 集積回路 |
US4929889A (en) * | 1988-06-13 | 1990-05-29 | Digital Equipment Corporation | Data path chip test architecture |
US4862072A (en) * | 1988-09-08 | 1989-08-29 | General Electric Company | Distributed access serial port test arrangement for integrated circuits |
US5014226A (en) * | 1988-09-29 | 1991-05-07 | Lsi Logic Corporation | Method and apparatus for predicting the metastable behavior of logic circuits |
US4949341A (en) * | 1988-10-28 | 1990-08-14 | Motorola Inc. | Built-in self test method for application specific integrated circuit libraries |
-
1990
- 1990-01-17 JP JP2008805A patent/JPH03211481A/ja active Pending
-
1991
- 1991-01-16 FR FR9100438A patent/FR2657171A1/fr active Granted
-
1994
- 1994-06-03 US US08/253,328 patent/US5442301A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5530688A (en) * | 1978-08-18 | 1980-03-04 | Ibm | Electronic circuit element package |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008537100A (ja) * | 2005-02-28 | 2008-09-11 | リッジトップ・グループ・インコーポレーテッド | ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路 |
Also Published As
Publication number | Publication date |
---|---|
US5442301A (en) | 1995-08-15 |
FR2657171B1 (ja) | 1994-12-16 |
FR2657171A1 (fr) | 1991-07-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5487074A (en) | Boundary scan testing using clocked signal | |
US20030079165A1 (en) | Effective use of parallel scan for identically instantiated sequential blocks | |
JPH03211481A (ja) | Lsiテスト回路 | |
JP2608208B2 (ja) | 半導体回路素子とその試験処理方法 | |
JPH07128398A (ja) | プリント基板のテスト容易化回路実装方式 | |
JPH07159493A (ja) | 半導体デバイスの検査方法 | |
JP3147039B2 (ja) | 集積回路 | |
JPH0843494A (ja) | 電子回路 | |
JPH04329651A (ja) | 接続良否判定試験用回路内蔵集積回路 | |
JP2595029B2 (ja) | 診断容易化回路を有するlsi | |
JP3698015B2 (ja) | モータ制御システムの自己診断方法 | |
JPH0674992A (ja) | プリント配線板上の試験しようとする点の数を減らす システム及び方法 | |
JPH04128661A (ja) | 線路ディレイ試験装置 | |
JP2558818B2 (ja) | 半田付不良検査用テスト回路を有する多ピンlsi | |
JP2001147254A (ja) | 半導体集積回路のテスト装置とそのテスト方法 | |
JPH04105077A (ja) | Lsi回路方式 | |
JPH08136616A (ja) | 混成集積回路 | |
KR100311010B1 (ko) | 집적회로소자들의 검사방법 | |
JPS61156828A (ja) | 半導体装置 | |
JPS60225441A (ja) | Lsiのテスト方法 | |
JPH01163684A (ja) | 論理回路基板の診断方式 | |
JPS63244664A (ja) | 集積回路装置 | |
JPH02281160A (ja) | 短絡検査方式 | |
JPH08316273A (ja) | 半導体素子 | |
JPH0827328B2 (ja) | 半導体試験装置におけるコンタクトチェック方法 |