JP4291295B2 - 論理回路 - Google Patents
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Description
桜井貴康著「Low Power Design of Digital Circuits」 International Symposium on Key Technologies for Future VLSI Systems、2001年1月、pp.1−5
ソースに第1の電圧が印加され、ゲートに第1の入力信号が入力され、ドレインから第1の出力信号を出力する第1のトランジスタと、
ソースに前記第1の電圧よりも低い第2の電圧が印加され、ゲートに第2の入力信号が入力され、ドレインから第2の出力信号を出力する第2のトランジスタと、
前記第1のトランジスタおよび前記第2のトランジスタのドレイン間に接続され、該第1のトランジスタと該第2のトランジスタを接続または切り離す接続切換部と、
を有する構成である。
上記本発明の論理ゲートと、
前記論理ゲートと接続され、該論理ゲートから受信する前記第1の出力信号および前記第2の出力信号を波形整形して1信号を外部に出力する検知保持回路と、
を有する構成である。
本実施形態の論理ゲートおよび論理回路について説明する。
(第2の実施形態)
本実施形態について図面を参照して詳細に説明する。
101 カットオフロジック回路
102、2802、2902、3002 高速遷移検知部
103、2803、2903、3003 高速遷移出力部
104、2804、2904、3004 カットオフ時データ保持部
Claims (13)
- 第1の電源端子及び第1の出力端子の間に接続され、ゲートが第1の入力端子に接続される第1導電型の第1のトランジスタと、
第2の電源端子及び第2の出力端子の間に接続され、ゲートが第2の入力端子に接続される第2導電型の第2のトランジスタと、
前記第1及び第2の出力端子間に接続され、ゲートが前記第1の入力端子に接続され、前記第2のトランジスタよりも閾値電圧が大きい前記第2導電型の第3のトランジスタと、
前記第1及び第2の出力端子間に接続され、ゲートが前記第2の入力端子に接続され、前記第1のトランジスタよりも閾値電圧が大きい前記第1導電型の第4のトランジスタと、
を備えたことを特徴とする論理回路。 - 前記第1及び第2の出力端子の間に前記第3のトランジスタと直列に接続され、ゲートに制御信号を受け、前記第2のトランジスタよりも閾値電圧が大きい前記第2導電型の第5のトランジスタと、
前記第1及び第2のトランジスタの間に前記第4のトランジスタと直列に接続され、ゲートに反転制御信号を受け、前記第1のトランジスタよりも閾値電圧が大きい前記第1導電型の第6のトランジスタと、を更に備えたことを特徴とする請求項1に記載の論理回路。 - 前記第1の電源端子及び前記第1の出力端子の間に前記第1のトランジスタと並列に接続され、ゲートに前記制御信号を受け、前記第1のトランジスタよりも閾値電圧が大きい前記第1導電型の第7のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第2のトランジスタと並列に接続され、ゲートに前記反転制御信号を受け、前記第2のトランジスタよりも閾値電圧が大きい前記第2導電型の第8のトランジスタと、を更に備えたことを特徴とする請求項2に記載の論理回路。 - 前記第1の電源端子及び前記第1の出力端子の間に前記第1のトランジスタと並列に接続され、ゲートが第3の入力端子に接続される前記第1導電型の第9のトランジスタと、
前記第1の出力端子及び前記第2の出力端子の間に前記第4のトランジスタと並列に接続され、ゲートが前記第3の入力端子に接続される前記第1導電型の第10のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第2のトランジスタと直列に接続され、ゲートが前記第3の入力端子に接続される前記第2導電型の第11のトランジスタと、を更に備えたことを特徴とする請求項1又は2に記載の論理回路。 - 前記第2及び第11のトランジスタの間のノードと前記第2の電源端子との間に接続され、ゲートに反転制御信号を受ける前記第2導電型の第12のトランジスタを更に備えたことを特徴とする請求項4に記載の論理回路。
- 前記第1の電源端子及び前記第1の出力端子の間に前記第1のトランジスタと直列に接続され、ゲートが第4の入力端子に接続される前記第1導電型の第13のトランジスタと、
前記第1の出力端子及び前記第2の出力端子の間に前記第4のトランジスタと並列に接続され、ゲートが前記第4の入力端子に接続される前記第2導電型の第14のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第2のトランジスタと並列に接続され、ゲートが前記第4の入力端子に接続される前記第2導電型の第15のトランジスタと、を更に備えたことを特徴とする請求項1又は2に記載の論理回路。 - 前記第1及び第13のトランジスタの間のノードと前記第1の電源端子との間に接続され、ゲートに制御信号を受ける前記第1導電型の第16のトランジスタを更に備えたことを特徴とする請求項6に記載の論理回路。
- 前記第1の電源端子及び前記第1の出力端子の間に前記第1のトランジスタと並列に接続され、ゲートが第5の入力端子に接続される前記第1導電型の第17のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第2のトランジスタと直列に接続され、ゲートが第6の入力端子に接続される前記第2導電型の第18のトランジスタと、
前記第1及び第2の出力端子の間に前記第4のトランジスタと並列に接続され、ゲートが前記第6の入力端子に接続される前記第1導電型の第19のトランジスタと、
前記第1及び第2の出力端子の間に前記第3のトランジスタと直列に接続され、ゲートが前記第5の入力端子に接続される前記第2導電型の第20のトランジスタと、
を更に備えることを特徴とする請求項1乃至3のいずれか一項に記載の論理回路。 - 前記第1の電源端子及び前記第1の出力端子の間に前記第1のトランジスタと直列に接続され、ゲートが第7の入力端子に接続される前記第1導電型の第21のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第2のトランジスタと並列に接続され、ゲートが第8の入力端子に接続される前記第2導電型の第22のトランジスタと、
前記第1及び第2の出力端子の間に前記第4のトランジスタと直列に接続され、ゲートが前記第8の入力端子に接続される前記第1導電型の第23のトランジスタと、
前記第1及び第2の出力端子の間に前記第3のトランジスタと並列に接続され、ゲートが前記第7の入力端子に接続される前記第2導電型の第24のトランジスタと、
を更に備えることを特徴とする請求項1乃至3のいずれか一項に記載の論理回路。 - 第1の電源端子及び第1の出力端子の間に接続され、ゲートが第9の入力端子に接続される第1導電型の第25のトランジスタと、
前記第1の電源端子及び前記第1の出力端子の間に前記第25のトランジスタと並列に接続され、ゲートが第10の入力端子に接続される前記第1導電型の第26のトランジスタと、
第2の電源端子及び第2の出力端子の間に接続され、ゲートが前記第9の入力端子に接続される第2導電型の第27のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第27のトランジスタと直列に接続され、ゲートが第10の入力端子に接続される第2導電型の第28のトランジスタと、
前記第1及び第2の出力端子の間に接続され、ゲートに制御信号を受け、前記第27及び第28のトランジスタよりも閾値電圧が大きい前記第2導電型の第29のトランジスタと、
前記第1及び第2の出力端子の間に前記第29のトランジスタと並列に接続され、ゲートに反転制御信号を受け、前記第25及び第26のトランジスタよりも閾値電圧が大きい前記第1導電型の第30のトランジスタと、を備えたことを特徴とする論理回路。 - 前記第1の電源端子及び前記第1の出力端子の間に前記第25及び第26のトランジスタと並列に接続され、ゲートに前記制御信号を受ける前記第1導電型の第31のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第27及び第28のトランジスタと並列に接続され、ゲートに前記反転制御信号を受ける前記第2導電型の第32のトランジスタと、を更に備えたことを特徴とする請求項10に記載の論理回路。 - 第1の電源端子及び第1の出力端子の間に接続され、ゲートが第11の入力端子に接続される第1導電型の第33のトランジスタと、
前記第1の電源端子及び前記第1の出力端子の間に前記第33のトランジスタと直列に接続され、ゲートが第12の入力端子に接続される前記第1導電型の第34のトランジスタと、
第2の電源端子及び第2の出力端子の間に接続され、ゲートが前記第11の入力端子に接続される第2導電型の第35のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第35のトランジスタと並列に接続され、ゲートが第12の入力端子に接続される第2導電型の第36のトランジスタと、
前記第1及び第2の出力端子の間に接続され、ゲートに制御信号を受け、前記第35及び第36のトランジスタよりも閾値電圧が大きい前記第2導電型の第37のトランジスタと、
前記第1及び第2の出力端子の間に前記第37のトランジスタと並列に接続され、ゲートに反転制御信号を受け、前記第33及び第34のトランジスタよりも閾値電圧が大きい前記第1導電型の第38のトランジスタと、を備えたことを特徴とする論理回路。 - 前記第1の電源端子及び前記第1の出力端子の間に前記第33及び第34のトランジスタと並列に接続され、ゲートに前記制御信号を受ける前記第1導電型の第39のトランジスタと、
前記第2の電源端子及び前記第2の出力端子の間に前記第35及び第36のトランジスタと並列に接続され、ゲートに前記反転制御信号を受ける前記第2導電型の第40のトランジスタと、を更に備えたことを特徴とする請求項12に記載の論理回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005111853A JP4291295B2 (ja) | 2005-04-08 | 2005-04-08 | 論理回路 |
US11/399,334 US7394297B2 (en) | 2005-04-08 | 2006-04-07 | Logic gate with reduced sub-threshold leak current |
US12/213,239 US7663411B2 (en) | 2005-04-08 | 2008-06-17 | Semiconductor device with a logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005111853A JP4291295B2 (ja) | 2005-04-08 | 2005-04-08 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006295439A JP2006295439A (ja) | 2006-10-26 |
JP4291295B2 true JP4291295B2 (ja) | 2009-07-08 |
Family
ID=37107907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005111853A Expired - Fee Related JP4291295B2 (ja) | 2005-04-08 | 2005-04-08 | 論理回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7394297B2 (ja) |
JP (1) | JP4291295B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078549A1 (ja) * | 2006-12-26 | 2008-07-03 | Renesas Technology Corp. | Cmos回路及び半導体装置 |
JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
JP2014149884A (ja) | 2013-01-31 | 2014-08-21 | Micron Technology Inc | 半導体装置 |
CN104579306A (zh) | 2013-10-10 | 2015-04-29 | 飞思卡尔半导体公司 | 低功率反相器电路 |
CN110429930B (zh) * | 2019-08-29 | 2024-05-14 | 广东华芯微特集成电路有限公司 | 下电复位电路及电源装置 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5055836A (en) * | 1988-12-07 | 1991-10-08 | Siemens Aktiengesellschaft | Wideband solid-state analog switch |
JP2647276B2 (ja) * | 1991-04-30 | 1997-08-27 | 株式会社東芝 | 定電位発生用半導体装置 |
JPH05291929A (ja) | 1992-04-14 | 1993-11-05 | Hitachi Ltd | 半導体回路 |
US5426385A (en) * | 1994-06-07 | 1995-06-20 | National Science Council | Double positive feedback loop precharge CMOS single-ended sense amplifier |
JP3463269B2 (ja) | 1995-04-21 | 2003-11-05 | 日本電信電話株式会社 | Mosfet回路 |
DE69632098T2 (de) * | 1995-04-21 | 2005-03-24 | Nippon Telegraph And Telephone Corp. | MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung |
JP3633061B2 (ja) * | 1995-10-19 | 2005-03-30 | 三菱電機株式会社 | 半導体集積回路装置 |
TW334532B (en) * | 1996-07-05 | 1998-06-21 | Matsushita Electric Ind Co Ltd | The inspection system of semiconductor IC and the method of generation |
JP3758285B2 (ja) * | 1997-03-17 | 2006-03-22 | ソニー株式会社 | 遅延回路およびそれを用いた発振回路 |
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IT1294271B1 (it) * | 1997-07-23 | 1999-03-24 | Sgs Thomson Microelectronics | Interruttore elettronico integrato esente da dispersioni |
JP3033719B2 (ja) | 1997-09-10 | 2000-04-17 | 日本電気株式会社 | 低消費電力半導体集積回路 |
KR100252844B1 (ko) | 1998-02-12 | 2000-04-15 | 김영환 | 스탠바이전류 감소회로 |
JP3080062B2 (ja) | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路 |
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JP3420141B2 (ja) | 1999-11-09 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体装置 |
JP2001168209A (ja) | 1999-12-09 | 2001-06-22 | Univ Kinki | Cmos集積回路及びその自動設計法 |
JP2001237685A (ja) | 2000-02-18 | 2001-08-31 | Sony Corp | 半導体集積回路 |
US6492860B1 (en) * | 2000-07-26 | 2002-12-10 | Maxim Integrated Products, Inc. | Low voltage CMOS analog switch |
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US6788142B2 (en) * | 2001-11-19 | 2004-09-07 | Broadcom Corporation | Wide common mode differential input amplifier and method |
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JP2003249563A (ja) * | 2002-02-26 | 2003-09-05 | Toshiba Corp | 半導体集積回路 |
US6933744B2 (en) * | 2002-06-11 | 2005-08-23 | The Regents Of The University Of Michigan | Low-leakage integrated circuits and dynamic logic circuits |
JP3694793B2 (ja) * | 2002-10-24 | 2005-09-14 | 松下電器産業株式会社 | 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法 |
US7088141B2 (en) * | 2004-10-14 | 2006-08-08 | International Business Machines Corporation | Multi-threshold complementary metal-oxide semiconductor (MTCMOS) bus circuit and method for reducing bus power consumption via pulsed standby switching |
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-
2005
- 2005-04-08 JP JP2005111853A patent/JP4291295B2/ja not_active Expired - Fee Related
-
2006
- 2006-04-07 US US11/399,334 patent/US7394297B2/en not_active Expired - Fee Related
-
2008
- 2008-06-17 US US12/213,239 patent/US7663411B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080258774A1 (en) | 2008-10-23 |
JP2006295439A (ja) | 2006-10-26 |
US20060232305A1 (en) | 2006-10-19 |
US7663411B2 (en) | 2010-02-16 |
US7394297B2 (en) | 2008-07-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080815 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080903 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081104 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |