JPH0666670B2 - 相補型ｍｏｓアナログスイッチ - Google Patents
相補型ｍｏｓアナログスイッチInfo
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- JPH0666670B2 JPH0666670B2 JP58002070A JP207083A JPH0666670B2 JP H0666670 B2 JPH0666670 B2 JP H0666670B2 JP 58002070 A JP58002070 A JP 58002070A JP 207083 A JP207083 A JP 207083A JP H0666670 B2 JPH0666670 B2 JP H0666670B2
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- channel mos
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- analog switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、Ｃ−MOSアナログスイッチに関するもので
あり、さらに詳しくいえば、同一の半導体基板に形成さ
れるＰチャネルMOSトランジスタとＮチャネルMOSトラン
ジスタとによって構成される相補型MOS集積回路におけ
る相補型MOSアナログスイッチ（以下、Ｃ−MOSアナログ
スイッチと称す。）に関するものである。
あり、さらに詳しくいえば、同一の半導体基板に形成さ
れるＰチャネルMOSトランジスタとＮチャネルMOSトラン
ジスタとによって構成される相補型MOS集積回路におけ
る相補型MOSアナログスイッチ（以下、Ｃ−MOSアナログ
スイッチと称す。）に関するものである。
［従来の技術］ 従来のこの種のＣ−MOSアナログスイッチの例を第１図
及び第２図にそれぞれ示し、説明する。
及び第２図にそれぞれ示し、説明する。
第１図はＣ−MOSアナログスイッチの従来の一例を示す
ものであり、図においてP1は入出力ノードIN／OUTと出
入力ノードOUT／INとの間に接続されるとともに、ゲー
ト電極に第２の制御信号φが印加されるＰチャネルMOS
トランジスタで、その基板領域は高電位（VDD）ノード
に接続されて回路上の高電位（VDD）にされるものであ
る。N1は上記入出力ノードIN／OUTと上記出入力ノードO
UT／INとの間に接続されるとともに、ゲート電極に上記
第２の制御信号φと逆極性となる第１の制御信号／φが
印加されるＮチャネルMOSトランジスタで、その基板領
域は低電位（VSS）ノードに接続されて回路上の低電位
（VSS）にされ、上記ＰチャネルMOSトランジスタP1とに
よってＣ−MOSアナログスイッチを構成しているもので
ある。
ものであり、図においてP1は入出力ノードIN／OUTと出
入力ノードOUT／INとの間に接続されるとともに、ゲー
ト電極に第２の制御信号φが印加されるＰチャネルMOS
トランジスタで、その基板領域は高電位（VDD）ノード
に接続されて回路上の高電位（VDD）にされるものであ
る。N1は上記入出力ノードIN／OUTと上記出入力ノードO
UT／INとの間に接続されるとともに、ゲート電極に上記
第２の制御信号φと逆極性となる第１の制御信号／φが
印加されるＮチャネルMOSトランジスタで、その基板領
域は低電位（VSS）ノードに接続されて回路上の低電位
（VSS）にされ、上記ＰチャネルMOSトランジスタP1とに
よってＣ−MOSアナログスイッチを構成しているもので
ある。
第２図はＣ−MOSアナログスイッチの従来の他の例を示
すものであり、図においてP1は入出力ノードIN／OUTと
出入力ノードOUT／INとの間に接続されるとともに、ゲ
ート電極に第２の制御信号φが印加される第１のＰチャ
ネルMOSトランジスタで、その基板領域は高電位（VDD）
ノードに接続されて回路上の高電位（VDD）にされるも
のである。N1は上記入出力ノードIN／OUTと上記出力ノ
ードOUT／INとの間に接続されるとともに、ゲート電極
に上記第２の制御信号φと逆極性となる第１の制御信号
／φが印加される第１のＮチャネルMOSトランジスタ
で、上記ＰチャネルMOSトランジスタP1とによってアナ
ログスイッチ部を構成しているものである。P2は上記入
出力ノードIN／OUTと上記アナログスイッチ部の第１の
ＮチャネルMOSトランジスタN1の基板領域との間に接続
されるとともに、ゲート電極に上記第２の制御信号φが
印加される第２のＰチャネルMOSトラジスタで、その基
板領域は上記高電位（VDD）ノードに接続されて回路上
の高電位（VDD）にされるものである。
すものであり、図においてP1は入出力ノードIN／OUTと
出入力ノードOUT／INとの間に接続されるとともに、ゲ
ート電極に第２の制御信号φが印加される第１のＰチャ
ネルMOSトランジスタで、その基板領域は高電位（VDD）
ノードに接続されて回路上の高電位（VDD）にされるも
のである。N1は上記入出力ノードIN／OUTと上記出力ノ
ードOUT／INとの間に接続されるとともに、ゲート電極
に上記第２の制御信号φと逆極性となる第１の制御信号
／φが印加される第１のＮチャネルMOSトランジスタ
で、上記ＰチャネルMOSトランジスタP1とによってアナ
ログスイッチ部を構成しているものである。P2は上記入
出力ノードIN／OUTと上記アナログスイッチ部の第１の
ＮチャネルMOSトランジスタN1の基板領域との間に接続
されるとともに、ゲート電極に上記第２の制御信号φが
印加される第２のＰチャネルMOSトラジスタで、その基
板領域は上記高電位（VDD）ノードに接続されて回路上
の高電位（VDD）にされるものである。
N2は上記第２のＰチャネルMOSトランジスタP2と並列接
続されるとともに、ゲート電極に上記第１の制御信号／
φが印加される第２のＮチャネルMOSトランジスタで、
その基板領域は上記第１のＮチャネルMOSトランジスタN
1の基板領域に接続されている。N3は上記第１のＮチャ
ネルMOSトランジスタN1の基板領域と低電位（VSS）ノー
ドとの間に接続されるとともに、上記第２の制御信号φ
が印加される第４のＮチャネルMOSトランジスタで、そ
の基板領域は低電位（VSS）ノードに接続されて回路上
の低電位（VSS）にされているものである。
続されるとともに、ゲート電極に上記第１の制御信号／
φが印加される第２のＮチャネルMOSトランジスタで、
その基板領域は上記第１のＮチャネルMOSトランジスタN
1の基板領域に接続されている。N3は上記第１のＮチャ
ネルMOSトランジスタN1の基板領域と低電位（VSS）ノー
ドとの間に接続されるとともに、上記第２の制御信号φ
が印加される第４のＮチャネルMOSトランジスタで、そ
の基板領域は低電位（VSS）ノードに接続されて回路上
の低電位（VSS）にされているものである。
そして、上記第２のＰチャネルMOSトランジスタP2と上
記第２のＮチャネルMOSトランジスタN2と上記第４のＮ
チャネルMOSトランジスタN3とは、上記アナログスイッ
チ部の第１のＮチャネルMOSトランジスタN1及び第１の
ＰチャネルMOSトランジスタP1が第１及び第２の制御信
号φ及び／φにて導通状態とされる時、第１及び第２の
制御信号φ及び／φにて第４のＮチャネルMOSトランジ
スタN3が非導通状態とされるとともに、第２のＮチャネ
ルMOSトランジスタN2及び第２のＰチャネルMOSトランジ
スタP2が導通状態とされて、上記入出力ノードIN／OUT
における電位を上記アナログスイッチ部の第１のＮチャ
ネルMOSトランジスタN1の基板領域に伝達し、上記アナ
ログスイッチ部の第１のＮチャネルMOSトランジスタN1
及び第１のＰチャネルMOSトランジスタP1が第１及び第
２の制御信号φ及び／φにて非導通状態とされる時、第
１及び第２の制御信号φ及び／φにて第２のＮチャネル
MOSトランジスタN2及び第２のＰチャネルMOSトランジス
タP2が非導通状態とされるとともに、第４のＮチャネル
MOSトランジスタN3が導通状態とされて、上記低電位（V
SS）ノードにおける低電位（VSS）を上記アナログスイ
ッチ部の第１のＮチャネルMOSトランジスタN1の基板領
域に伝達するための基板電位印加部を構成しているもの
である。
記第２のＮチャネルMOSトランジスタN2と上記第４のＮ
チャネルMOSトランジスタN3とは、上記アナログスイッ
チ部の第１のＮチャネルMOSトランジスタN1及び第１の
ＰチャネルMOSトランジスタP1が第１及び第２の制御信
号φ及び／φにて導通状態とされる時、第１及び第２の
制御信号φ及び／φにて第４のＮチャネルMOSトランジ
スタN3が非導通状態とされるとともに、第２のＮチャネ
ルMOSトランジスタN2及び第２のＰチャネルMOSトランジ
スタP2が導通状態とされて、上記入出力ノードIN／OUT
における電位を上記アナログスイッチ部の第１のＮチャ
ネルMOSトランジスタN1の基板領域に伝達し、上記アナ
ログスイッチ部の第１のＮチャネルMOSトランジスタN1
及び第１のＰチャネルMOSトランジスタP1が第１及び第
２の制御信号φ及び／φにて非導通状態とされる時、第
１及び第２の制御信号φ及び／φにて第２のＮチャネル
MOSトランジスタN2及び第２のＰチャネルMOSトランジス
タP2が非導通状態とされるとともに、第４のＮチャネル
MOSトランジスタN3が導通状態とされて、上記低電位（V
SS）ノードにおける低電位（VSS）を上記アナログスイ
ッチ部の第１のＮチャネルMOSトランジスタN1の基板領
域に伝達するための基板電位印加部を構成しているもの
である。
第１図に示したＣ−MOSアナログスイッチを構成するＰ
チャネルMOSトランジスタP1及びＮチャネルMOSトランジ
スタN1は、上記発明の技術分野でも述べたように、同一
の半導体基板に形成されているものであり、第２図に示
したアナログスイッチ部を構成する第１のＰチャネルMO
SトラジスタP1及び第１のＮチャネルMOSトランジスタ
N1、並びに基板電位印加部を構成する第２のＰチャネル
MOSトランジスタP2及び第２のＮチャネルMOSトランジス
タN2及び第４のＮチャネルMOSトランジスタN3も、同一
の半導体基板に形成されているものである。
チャネルMOSトランジスタP1及びＮチャネルMOSトランジ
スタN1は、上記発明の技術分野でも述べたように、同一
の半導体基板に形成されているものであり、第２図に示
したアナログスイッチ部を構成する第１のＰチャネルMO
SトラジスタP1及び第１のＮチャネルMOSトランジスタ
N1、並びに基板電位印加部を構成する第２のＰチャネル
MOSトランジスタP2及び第２のＮチャネルMOSトランジス
タN2及び第４のＮチャネルMOSトランジスタN3も、同一
の半導体基板に形成されているものである。
そして、入出力ノードIN／OUTと出入力ノードOUT／INと
の間に接続されるＰチャネルMOSトランジスタP1とＮチ
ャネルMOSトランジスタN1は通常のＣ−MOS構造を有し、
その断面図を第３図に示す。第３図において、（１）は
N-型の半導体基板、（２）は素子間を電気的に分離する
ためのSiO2フィールド酸化膜、（３）（３）は上記半導
体基板（１）の表面に形成された上記ＰチャネルMOSト
ランジスタP1を構成する一対のP+型のソース・ドレイン
領域、（４）（４）はこれら一対のソース・ドレイン領
域（３）（３）と電気的に接続された一対のソース・ド
レイン電極で、一方のソース・ドレイン電極が入出力ノ
ードIN／OUTに接続され、他方のソース・ドレイン電極
が出入力ノードOUT／INに接続される。（５）は上記一
対のソース・ドレイン領域（３）（３）間における上記
半導体基板（１）の表面上に形成されたゲート酸化膜、
（６）はこのゲート酸化膜（５）上に形成された上記Ｐ
チャネルMOSトランジスタP1を構成するゲート電極で、
上記第２の制御信号φが印加される。（７）（７）は上
記半導体基板（１）の表面に形成された電源（VDD）端
子形成用N+型拡散層、（８）（８）はこの電源（VDD）
端子形成用N+型拡散層と電気的に接続された電源
（VDD）端子形成用電極で、上記高電位（VDD）ノードに
接続され、上記ＰチャネルMOSトランジスタP1の基板領
域を高電位（VDD）にする。（９）は上記半導体基板
（１）の表面に形成され、上記ＮチャネルMOSトランジ
スタN1の基板領域となるP-型のアイランド、（10）（1
0）はこのアイランドの表面に形成された上記Ｎチャネ
ルMOSトランジスタN1を構成する一対のN+型のソース・
ドレイン領域、（11）（11）はこれら一対のソース・ド
レイン領域（10）（10）と電気的に接続された一対のソ
ース・ドレイン電極で、一方のソース・ドレイン電極が
入出力ノードIN／OUTに接続され、他方のソース・ドレ
イン電極が出入力ノードOUT／INに接続される。（12）
は上記一対のソース・ドレイン領域（10）（10）間にお
ける上記アイランド（９）の表面上に形成されたゲート
酸化膜、（13）はこのゲート酸化膜（４）上に形成され
た上記ＮチャネルMOSトランジスタN1を構成するゲート
電極で、上記第１の制御信号／φが印加される。（14）
（14）は上記アイランド（９）の表面に形成された電源
（VSS）端子形成用P+型拡散層、（15）（15）はこの電
源（VSS）端子形成用P+型拡散層と電気的に接続された
電源（VSS）端子形成用電極で、上記低高電位（VSS）ノ
ードに接続され、上記ＮチャネルMOSトランジスタN1の
基板領域（アイランド（９）が相当）を低電位（VSS）
にする。
の間に接続されるＰチャネルMOSトランジスタP1とＮチ
ャネルMOSトランジスタN1は通常のＣ−MOS構造を有し、
その断面図を第３図に示す。第３図において、（１）は
N-型の半導体基板、（２）は素子間を電気的に分離する
ためのSiO2フィールド酸化膜、（３）（３）は上記半導
体基板（１）の表面に形成された上記ＰチャネルMOSト
ランジスタP1を構成する一対のP+型のソース・ドレイン
領域、（４）（４）はこれら一対のソース・ドレイン領
域（３）（３）と電気的に接続された一対のソース・ド
レイン電極で、一方のソース・ドレイン電極が入出力ノ
ードIN／OUTに接続され、他方のソース・ドレイン電極
が出入力ノードOUT／INに接続される。（５）は上記一
対のソース・ドレイン領域（３）（３）間における上記
半導体基板（１）の表面上に形成されたゲート酸化膜、
（６）はこのゲート酸化膜（５）上に形成された上記Ｐ
チャネルMOSトランジスタP1を構成するゲート電極で、
上記第２の制御信号φが印加される。（７）（７）は上
記半導体基板（１）の表面に形成された電源（VDD）端
子形成用N+型拡散層、（８）（８）はこの電源（VDD）
端子形成用N+型拡散層と電気的に接続された電源
（VDD）端子形成用電極で、上記高電位（VDD）ノードに
接続され、上記ＰチャネルMOSトランジスタP1の基板領
域を高電位（VDD）にする。（９）は上記半導体基板
（１）の表面に形成され、上記ＮチャネルMOSトランジ
スタN1の基板領域となるP-型のアイランド、（10）（1
0）はこのアイランドの表面に形成された上記Ｎチャネ
ルMOSトランジスタN1を構成する一対のN+型のソース・
ドレイン領域、（11）（11）はこれら一対のソース・ド
レイン領域（10）（10）と電気的に接続された一対のソ
ース・ドレイン電極で、一方のソース・ドレイン電極が
入出力ノードIN／OUTに接続され、他方のソース・ドレ
イン電極が出入力ノードOUT／INに接続される。（12）
は上記一対のソース・ドレイン領域（10）（10）間にお
ける上記アイランド（９）の表面上に形成されたゲート
酸化膜、（13）はこのゲート酸化膜（４）上に形成され
た上記ＮチャネルMOSトランジスタN1を構成するゲート
電極で、上記第１の制御信号／φが印加される。（14）
（14）は上記アイランド（９）の表面に形成された電源
（VSS）端子形成用P+型拡散層、（15）（15）はこの電
源（VSS）端子形成用P+型拡散層と電気的に接続された
電源（VSS）端子形成用電極で、上記低高電位（VSS）ノ
ードに接続され、上記ＮチャネルMOSトランジスタN1の
基板領域（アイランド（９）が相当）を低電位（VSS）
にする。
なお、第２図に示した従来例において、図示はしていな
いものの、基板電位印加部を構成する第２のＰチャネル
MOSトランジスタP2及び第２のＮチャネルMOSトランジス
タN2及び第４のＮチャネルMOSトランジスタN3も、同一
の半導体基板に形成されるものであるので、第２のＰチ
ャネルMOSトランジスタP2は第１のＰチャネルMOSトラン
ジスタP1と同じ構造（接続関係は第２図に基づく）で形
成され、第２のＮチャネルMOSトランジスタN2及び第４
のＮチャネルMOSトランジスタN3は第１のＮチャネルMOS
トランジスタN1と同じ構造（接続関係は第２図に基づ
く）で形成される。
いものの、基板電位印加部を構成する第２のＰチャネル
MOSトランジスタP2及び第２のＮチャネルMOSトランジス
タN2及び第４のＮチャネルMOSトランジスタN3も、同一
の半導体基板に形成されるものであるので、第２のＰチ
ャネルMOSトランジスタP2は第１のＰチャネルMOSトラン
ジスタP1と同じ構造（接続関係は第２図に基づく）で形
成され、第２のＮチャネルMOSトランジスタN2及び第４
のＮチャネルMOSトランジスタN3は第１のＮチャネルMOS
トランジスタN1と同じ構造（接続関係は第２図に基づ
く）で形成される。
このように構成された相補型MOSアナログスイッチの動
作を第４図及び第５図を参照して説明する。
作を第４図及び第５図を参照して説明する。
第４図は横軸に入力電圧VIN（Ｖ）、縦軸にオン抵抗RON
（Ω）をとって表した特性図で、第１図、第２図及び後
述する第６図に示した相補型MOSアナログスイッチのオ
ン抵抗RON（Ω）と入力電圧VIN（Ｖ）との関係を示した
ものであり、第５図（ａ）、（ｂ）はＮチャネルMOSト
ランジスタ及びＰチャネルMOSトランジスタ単体の回路
を示したものである。
（Ω）をとって表した特性図で、第１図、第２図及び後
述する第６図に示した相補型MOSアナログスイッチのオ
ン抵抗RON（Ω）と入力電圧VIN（Ｖ）との関係を示した
ものであり、第５図（ａ）、（ｂ）はＮチャネルMOSト
ランジスタ及びＰチャネルMOSトランジスタ単体の回路
を示したものである。
まず、この第５図（ａ）に示すＮチャネルMOSトランジ
スタにおいて、ゲート電極Ｇのゲート電圧を一定
（VDD）とすれば、ソース電極Ｓの電位が基板領域に印
加された低電位VSSと同じである場合には、このＮチャ
ネルMOSトランジスタは導通し、低抵抗となる。そし
て、ソース電極Ｓの電位が低電位VSSから上昇すると、
ゲート電極Ｇとソース電極Ｓ間の電圧VGSが減少し、ま
た、ソース電極Ｓと基板領域間が逆方向にバイアスさ
れ、基板領域とチャネル領域間の空乏層が広がり、その
中の電荷量が増加することにより、チャネルを形成する
に必要なゲート電界が増加し、みかけ上のしきい値電圧
が上昇するという、バックゲート効果が現れ、ソース電
極の電位の上昇とともに、オン抵抗RONが上昇する。こ
れは第４図に示す実線（イ）の特性である。
スタにおいて、ゲート電極Ｇのゲート電圧を一定
（VDD）とすれば、ソース電極Ｓの電位が基板領域に印
加された低電位VSSと同じである場合には、このＮチャ
ネルMOSトランジスタは導通し、低抵抗となる。そし
て、ソース電極Ｓの電位が低電位VSSから上昇すると、
ゲート電極Ｇとソース電極Ｓ間の電圧VGSが減少し、ま
た、ソース電極Ｓと基板領域間が逆方向にバイアスさ
れ、基板領域とチャネル領域間の空乏層が広がり、その
中の電荷量が増加することにより、チャネルを形成する
に必要なゲート電界が増加し、みかけ上のしきい値電圧
が上昇するという、バックゲート効果が現れ、ソース電
極の電位の上昇とともに、オン抵抗RONが上昇する。こ
れは第４図に示す実線（イ）の特性である。
次に、第５図（ｂ）に示すＰチャネルMOSトランジスタ
において、ゲート電極Ｇのゲート電圧を一定（VSS）と
すれば、ソース電極Ｓの電位が基板領域に印加された高
電位VDDと同じである場合には、このＰチャネルMOSトラ
ンジスタは導通し、低抵抗となる。そして、ソース電極
Ｓの電位が高電位VDDから下降すると、上記第５図
（ａ）に示すＮチャネルMOSトランジスタと同様に、ゲ
ート電極Ｇとソース電極Ｓ間の電圧VGSが減少し、ま
た、バックゲート効果が現れ、ソース電極の電位の下降
とともに、オン抵抗RONが上昇する。これは第４図に示
す実線（ロ）の特性である。なお、この第５図（ａ）、
（ｂ）において、Ｄはドレインを示す。
において、ゲート電極Ｇのゲート電圧を一定（VSS）と
すれば、ソース電極Ｓの電位が基板領域に印加された高
電位VDDと同じである場合には、このＰチャネルMOSトラ
ンジスタは導通し、低抵抗となる。そして、ソース電極
Ｓの電位が高電位VDDから下降すると、上記第５図
（ａ）に示すＮチャネルMOSトランジスタと同様に、ゲ
ート電極Ｇとソース電極Ｓ間の電圧VGSが減少し、ま
た、バックゲート効果が現れ、ソース電極の電位の下降
とともに、オン抵抗RONが上昇する。これは第４図に示
す実線（ロ）の特性である。なお、この第５図（ａ）、
（ｂ）において、Ｄはドレインを示す。
さて、第１図に示した相補型MOSアナログスイッチにお
いて、第２の制御信号φが回路上の低電位（VSS）（こ
の時、第１の制御信号／φは回路上の高電位（VDD））
であれば、アナログスイッチを構成するＰチャネルMOS
トランジスタP1及びＮチャネルMOSトランジスタN1は導
通状態となり、逆に、第２の制御信号φが回路上の高電
位（VDD）（この時、第１の制御信号／φは回路上の低
電位（VSS））であれば、ＰチャネルMOSトランジスタP1
及びＮチャネルMOSトランジスタN1は非導通状態とな
り、入出力ノードIN／OUTと出入力ノードOUT／INとの間
は高インピーダンスとなる。そして、第１図に示した相
補型MOSアナログスイッチのオン抵抗RONはＰチャネルMO
SトランジスタP1及びＮチャネルMOSトランジスタN1の並
列抵抗となり、その特性は第４図に示す実線（ハ）とな
る。
いて、第２の制御信号φが回路上の低電位（VSS）（こ
の時、第１の制御信号／φは回路上の高電位（VDD））
であれば、アナログスイッチを構成するＰチャネルMOS
トランジスタP1及びＮチャネルMOSトランジスタN1は導
通状態となり、逆に、第２の制御信号φが回路上の高電
位（VDD）（この時、第１の制御信号／φは回路上の低
電位（VSS））であれば、ＰチャネルMOSトランジスタP1
及びＮチャネルMOSトランジスタN1は非導通状態とな
り、入出力ノードIN／OUTと出入力ノードOUT／INとの間
は高インピーダンスとなる。そして、第１図に示した相
補型MOSアナログスイッチのオン抵抗RONはＰチャネルMO
SトランジスタP1及びＮチャネルMOSトランジスタN1の並
列抵抗となり、その特性は第４図に示す実線（ハ）とな
る。
次に、第２図に示した相補型MOSアナログスイッチにお
いて、第２の制御信号φが回路上の低電位（VSS）（こ
の時、第１の制御信号／φは回路上の高電位（VDD））
であれば、アナログスイッチ部を構成する第１のＰチャ
ネルMOSトランジスタP1及び第１のＮチャネルMOSトラン
ジスタN1は導通状態となり、逆に、第２の制御信号φが
回路上の高電位（VDD）（この時、第１の制御信号／φ
は回路上の低電位（VSS））であれば、第１のＰチャネ
ルMOSトランジスタP1及び第１のＮチャネルMOSトランジ
スタN1は非導通状態となり、入出力ノードIN／OUTと出
入力ノードOUT／INとの間は高インピーダンスとなる。
いて、第２の制御信号φが回路上の低電位（VSS）（こ
の時、第１の制御信号／φは回路上の高電位（VDD））
であれば、アナログスイッチ部を構成する第１のＰチャ
ネルMOSトランジスタP1及び第１のＮチャネルMOSトラン
ジスタN1は導通状態となり、逆に、第２の制御信号φが
回路上の高電位（VDD）（この時、第１の制御信号／φ
は回路上の低電位（VSS））であれば、第１のＰチャネ
ルMOSトランジスタP1及び第１のＮチャネルMOSトランジ
スタN1は非導通状態となり、入出力ノードIN／OUTと出
入力ノードOUT／INとの間は高インピーダンスとなる。
そして、第２の制御信号φが回路上の低電位（VSS）
（この時、第１の制御信号／φは回路上の高電位
（VDD））であり、アナログスイッチ部を構成する第１
のＰチャネルMOSトランジスタP1及び第１のＮチャネルM
OSトランジスタN1が導通状態である時、基板電位印加部
を構成する第２のＰチャネルMOSトランジスタP2及び第
２のＮチャネルMOSトランジスタN2が導通状態であり、
第４のＮチャネルMOSトランジスタN3が非導通状態であ
るので、アナログスイッチ部を構成する第１のＮチャネ
ルMOSトランジスタN1の基板領域及び基板電位印加部を
構成する第２のＮチャネルMOSトランジスタN2の基板領
域は、入出力ノードIN／OUTに入力される入力電圧VINの
電位と等しくなる。
（この時、第１の制御信号／φは回路上の高電位
（VDD））であり、アナログスイッチ部を構成する第１
のＰチャネルMOSトランジスタP1及び第１のＮチャネルM
OSトランジスタN1が導通状態である時、基板電位印加部
を構成する第２のＰチャネルMOSトランジスタP2及び第
２のＮチャネルMOSトランジスタN2が導通状態であり、
第４のＮチャネルMOSトランジスタN3が非導通状態であ
るので、アナログスイッチ部を構成する第１のＮチャネ
ルMOSトランジスタN1の基板領域及び基板電位印加部を
構成する第２のＮチャネルMOSトランジスタN2の基板領
域は、入出力ノードIN／OUTに入力される入力電圧VINの
電位と等しくなる。
ここで、アナログスイッチ部を構成する第１のＮチャネ
ルMOSトランジスタN1及び基板電位印加部を構成する第
２のＮチャネルMOSトランジスタN2の入出力ノードIN／O
UT側のソース・ドレイン領域をソース領域と考えれば、
入出力ノードIN／OUTに印加される入力電圧VINの変化に
よる第１のＮチャネルMOSトランジスタN1及び第２のＮ
チャネルMOSトランジスタN2のソース領域と基板領域と
の間の電位差を解消することができ、第１のＮチャネル
MOSトランジスタN1及び第２のＮチャネルMOSトランジス
タN2におけるバックゲート効果は抑制される。その結
果、第１のＮチャネルMOSトランジスタN1単体の特性は
第４図に示す一点鎖線（ニ）の特性となる。従って、こ
の第２図に示す相補型MOSアナログスイッチの特性は、
アナログスイッチ部を構成する第１のＰチャネルMOSト
ランジスタP1及び第１のＮチャネルMOSトランジスタN1
の並列抵抗となり、第４図に示す一点鎖線（ホ）の特性
となる。
ルMOSトランジスタN1及び基板電位印加部を構成する第
２のＮチャネルMOSトランジスタN2の入出力ノードIN／O
UT側のソース・ドレイン領域をソース領域と考えれば、
入出力ノードIN／OUTに印加される入力電圧VINの変化に
よる第１のＮチャネルMOSトランジスタN1及び第２のＮ
チャネルMOSトランジスタN2のソース領域と基板領域と
の間の電位差を解消することができ、第１のＮチャネル
MOSトランジスタN1及び第２のＮチャネルMOSトランジス
タN2におけるバックゲート効果は抑制される。その結
果、第１のＮチャネルMOSトランジスタN1単体の特性は
第４図に示す一点鎖線（ニ）の特性となる。従って、こ
の第２図に示す相補型MOSアナログスイッチの特性は、
アナログスイッチ部を構成する第１のＰチャネルMOSト
ランジスタP1及び第１のＮチャネルMOSトランジスタN1
の並列抵抗となり、第４図に示す一点鎖線（ホ）の特性
となる。
一方、第２の制御信号φが回路上の高電位（VDD）（こ
の時、第１の制御信号／φは回路上の低電位（VSS））
であり、第１のＰチャネルMOSトランジスタP1及び第１
のＮチャネルMOSトランジスタN1は非導通状態である
時、基板電位印加部を構成する第２のＰチャネルMOSト
ランジスタP2及び第２のＮチャネルMOSトランジスタN2
が非導通状態であり、第４のＮチャネルMOSトランジス
タN3が導通状態であるので、アナログスイッチ部を構成
する第１のＮチャネルMOSトランジスタN1の基板領域及
び基板電位印加部を構成する第２のＮチャネルMOSトラ
ンジスタN2の基板領域は、低電位（VSS）ノードに印加
される低電位（VSS）の電位と等しくなる。
の時、第１の制御信号／φは回路上の低電位（VSS））
であり、第１のＰチャネルMOSトランジスタP1及び第１
のＮチャネルMOSトランジスタN1は非導通状態である
時、基板電位印加部を構成する第２のＰチャネルMOSト
ランジスタP2及び第２のＮチャネルMOSトランジスタN2
が非導通状態であり、第４のＮチャネルMOSトランジス
タN3が導通状態であるので、アナログスイッチ部を構成
する第１のＮチャネルMOSトランジスタN1の基板領域及
び基板電位印加部を構成する第２のＮチャネルMOSトラ
ンジスタN2の基板領域は、低電位（VSS）ノードに印加
される低電位（VSS）の電位と等しくなる。
しかしながら、上記した第１図及び第２図にそれぞれ示
したものにあって、同一の半導体基板に組み込む場合、
ＰチャネルMOSトランジスタP1及びＮチャネルMOSトラン
ジスタN1は、第３図に示すようなＣ−MOS構造をもって
おり、ＰチャネルMOSトランジスタP1の基板領域は半導
体基板（１）の一部となっており、半導体基板（１）が
常に回路上の高電位（VDD）に固定されているので、Ｐ
チャネルMOSトランジスタP1におけるバックゲート効果
の影響を抑制することができず、ＰチャネルMOSトラン
ジスタP1のオン抵抗、ひいては相補型MOSアナログスイ
ッチのオン抵抗RONが入力電圧VINの変化によって大きく
変動するという問題点を有していた。
したものにあって、同一の半導体基板に組み込む場合、
ＰチャネルMOSトランジスタP1及びＮチャネルMOSトラン
ジスタN1は、第３図に示すようなＣ−MOS構造をもって
おり、ＰチャネルMOSトランジスタP1の基板領域は半導
体基板（１）の一部となっており、半導体基板（１）が
常に回路上の高電位（VDD）に固定されているので、Ｐ
チャネルMOSトランジスタP1におけるバックゲート効果
の影響を抑制することができず、ＰチャネルMOSトラン
ジスタP1のオン抵抗、ひいては相補型MOSアナログスイ
ッチのオン抵抗RONが入力電圧VINの変化によって大きく
変動するという問題点を有していた。
［発明の概要］ この発明は、上記した点に鑑みてなされたものであり、
その目的は、同一半導体基板に組み込まれる相補型MOS
アナログスイッチにおいて、アナログスイッチ部を構成
するＮチャネルMOSトランジスタにおける基板領域にお
ける電位を自由に変化できるだけではなく、アナログス
イッチ部を構成するＰチャネルMOSトランジスタにおけ
る基板領域における電位も自由に変化できるようにし
て、アナログスイッチ部を構成するＰチャネルMOSトラ
ンジスタ及びＮチャネルMOSトランジスタ両者における
バックゲート効果を抑制し、入力電圧の変動によるアナ
ログスイッチ部のオン抵抗の変動を抑制することができ
る相補型MOSアナログスイッチを得ることである。
その目的は、同一半導体基板に組み込まれる相補型MOS
アナログスイッチにおいて、アナログスイッチ部を構成
するＮチャネルMOSトランジスタにおける基板領域にお
ける電位を自由に変化できるだけではなく、アナログス
イッチ部を構成するＰチャネルMOSトランジスタにおけ
る基板領域における電位も自由に変化できるようにし
て、アナログスイッチ部を構成するＰチャネルMOSトラ
ンジスタ及びＮチャネルMOSトランジスタ両者における
バックゲート効果を抑制し、入力電圧の変動によるアナ
ログスイッチ部のオン抵抗の変動を抑制することができ
る相補型MOSアナログスイッチを得ることである。
このような目的を達成するために、この発明は、同一半
導体基板に組み込まれる相補型MOSアナログスイッチに
おいて、アナログスイッチ部を構成するＰチャネルMOS
トランジスタ及びＮチャネルMOSトランジスタの基板電
位を、これらＰチャネルMOSトランジスタ及びＮチャネ
ルMOSトランジスタが導通状態とされる時に、入力電圧
と等しくなる構成にしたものである。
導体基板に組み込まれる相補型MOSアナログスイッチに
おいて、アナログスイッチ部を構成するＰチャネルMOS
トランジスタ及びＮチャネルMOSトランジスタの基板電
位を、これらＰチャネルMOSトランジスタ及びＮチャネ
ルMOSトランジスタが導通状態とされる時に、入力電圧
と等しくなる構成にしたものである。
［発明の実施例］ 以下、図に基づきこの発明の実施例を詳細に説明する。
第６図はこの発明による相補型MOSアナログスイッチの
一実施例を示すものであり、第６図において、P1は入出
力ノードIN／OUTと出入力ノードOUT／INとの間に接続さ
れるとともに、ゲート電極に第２の制御信号φが印加さ
れる第１のＰチャネルMOSトランジスタ、N1は上記入出
力ノードIN／OUTと上記出入力ノードOUT／INとの間に接
続されるとともに、ゲート電極に上記第２の制御信号φ
と逆極性となる第１の制御信号／φが印加される第１の
ＮチャネルMOSトランジスタで、上記ＰチャネルMOSトラ
ンジスタP1とによってアナログスイッチ部を構成してい
るものである。
一実施例を示すものであり、第６図において、P1は入出
力ノードIN／OUTと出入力ノードOUT／INとの間に接続さ
れるとともに、ゲート電極に第２の制御信号φが印加さ
れる第１のＰチャネルMOSトランジスタ、N1は上記入出
力ノードIN／OUTと上記出入力ノードOUT／INとの間に接
続されるとともに、ゲート電極に上記第２の制御信号φ
と逆極性となる第１の制御信号／φが印加される第１の
ＮチャネルMOSトランジスタで、上記ＰチャネルMOSトラ
ンジスタP1とによってアナログスイッチ部を構成してい
るものである。
P2は上記入出力ノードIN／OUTと上記アナログスイッチ
部の第１のＮチャネルMOSトランジスタN1の基板領域と
の間に接続されるとともに、ゲート電極に上記第２の制
御信号φが印加される第２のＰチャネルMOSトランジス
タで、その基板領域は高電位（VDD）ノードに接続され
て回路上の高電位（VDD）にされるものである。N2は上
記第２のＰチャネルMOSトランジスタP2と並列接続され
るとともに、ゲート電極に上記第１の制御信号／φが印
加される第２のＮチャネルMOSトランジスタで、その基
板領域は上記第１のＮチャネルMOSトランジスタN1の基
板領域に接続されている。N3は上記第１のＮチャネルMO
SトランジスタN1の基板領域と低電位（VSS）ノードとの
間に接続されるとともに、上記第２の制御信号φが印加
される第４のＮチャネルMOSトランジスタで、その基板
領域は低電位（VSS）ノードに接続されて回路上の低電
位（VSS）にされているものである。
部の第１のＮチャネルMOSトランジスタN1の基板領域と
の間に接続されるとともに、ゲート電極に上記第２の制
御信号φが印加される第２のＰチャネルMOSトランジス
タで、その基板領域は高電位（VDD）ノードに接続され
て回路上の高電位（VDD）にされるものである。N2は上
記第２のＰチャネルMOSトランジスタP2と並列接続され
るとともに、ゲート電極に上記第１の制御信号／φが印
加される第２のＮチャネルMOSトランジスタで、その基
板領域は上記第１のＮチャネルMOSトランジスタN1の基
板領域に接続されている。N3は上記第１のＮチャネルMO
SトランジスタN1の基板領域と低電位（VSS）ノードとの
間に接続されるとともに、上記第２の制御信号φが印加
される第４のＮチャネルMOSトランジスタで、その基板
領域は低電位（VSS）ノードに接続されて回路上の低電
位（VSS）にされているものである。
そして、上記第２のＰチャネルMOSトランジスタP2と上
記第２のＮチャネルMOSトランジスタN2と上記第４のＮ
チャネルMOSトランジスタN3とは、上記アナログスイッ
チ部の第１のＮチャネルMOSトランジスタN1及び第１の
ＰチャネルMOSトランジスタP1が第１及び第２の制御信
号φ及び／φにて導通状態とされる時、第１及び第２の
制御信号φ及び／φにて第４のＮチャネルMOSトランジ
スタN3が非導通状態とされるとともに、第２のＮチャネ
ルMOSトランジスタN2及び第２のＰチャネルMOSトランジ
スタP2が導通状態とされて、上記入出力ノードIN／OUT
における電位を上記アナログスイッチ部の第１のＮチャ
ネルMOSトランジスタN1の基板領域に伝達し、上記アナ
ログスイッチ部の第１のＮチャネルMOSトランジスタN1
及び第１のＰチャネルMOSトランジスタP1が第１及び第
２の制御信号φ及び／φにて非導通状態とされる時、第
１及び第２の制御信号φ及び／φにて第２のＮチャネル
MOSトランジスタN2及び第２のＰチャネルMOSトランジス
タP2が非導通状態とされるとともに、第４のＮチャネル
MOSトランジスタN3が導通状態とされて、上記低電位（V
SS）ノードにおける低電位（VSS）を上記アナログスイ
ッチ部の第１のＮチャネルMOSトランジスタN1の基板領
域に伝達するための第１の基板電位印加部を構成してい
るものである。
記第２のＮチャネルMOSトランジスタN2と上記第４のＮ
チャネルMOSトランジスタN3とは、上記アナログスイッ
チ部の第１のＮチャネルMOSトランジスタN1及び第１の
ＰチャネルMOSトランジスタP1が第１及び第２の制御信
号φ及び／φにて導通状態とされる時、第１及び第２の
制御信号φ及び／φにて第４のＮチャネルMOSトランジ
スタN3が非導通状態とされるとともに、第２のＮチャネ
ルMOSトランジスタN2及び第２のＰチャネルMOSトランジ
スタP2が導通状態とされて、上記入出力ノードIN／OUT
における電位を上記アナログスイッチ部の第１のＮチャ
ネルMOSトランジスタN1の基板領域に伝達し、上記アナ
ログスイッチ部の第１のＮチャネルMOSトランジスタN1
及び第１のＰチャネルMOSトランジスタP1が第１及び第
２の制御信号φ及び／φにて非導通状態とされる時、第
１及び第２の制御信号φ及び／φにて第２のＮチャネル
MOSトランジスタN2及び第２のＰチャネルMOSトランジス
タP2が非導通状態とされるとともに、第４のＮチャネル
MOSトランジスタN3が導通状態とされて、上記低電位（V
SS）ノードにおける低電位（VSS）を上記アナログスイ
ッチ部の第１のＮチャネルMOSトランジスタN1の基板領
域に伝達するための第１の基板電位印加部を構成してい
るものである。
P4は上記入出力ノードIN／OUTと上記アナログスイッチ
部の第１のＰチャネルMOSトランジスタP1の基板領域と
の間に接続されるとともに、ゲート電極に上記第２の制
御信号φが印加される第３のＰチャネルMOSトランジス
タで、その基板領域は上記第１のＰチャネルMOSトラン
ジスタP1の基板領域に接続されている。N4は上記第３の
ＰチャネルMOSトランジスタP4と並列接続されるととも
に、ゲート電極に上記第１の制御信号／φが印加される
第２のＮチャネルMOSトランジスタで、その基板領域は
低電位（VSS）ノードに接続されて回路上の低電位
（VSS）にされているものである。P3は上記第１のＰチ
ャネルMOSトランジスタP1の基板領域と高電位（VDD）ノ
ードとの間に接続されるとともに、上記第１の制御信号
／φが印加される第４のＰチャネルMOSトランジスタ
で、その基板領域は高電位（VDD）ノードに接続されて
回路上の高電位（VDD）にされているものである。
部の第１のＰチャネルMOSトランジスタP1の基板領域と
の間に接続されるとともに、ゲート電極に上記第２の制
御信号φが印加される第３のＰチャネルMOSトランジス
タで、その基板領域は上記第１のＰチャネルMOSトラン
ジスタP1の基板領域に接続されている。N4は上記第３の
ＰチャネルMOSトランジスタP4と並列接続されるととも
に、ゲート電極に上記第１の制御信号／φが印加される
第２のＮチャネルMOSトランジスタで、その基板領域は
低電位（VSS）ノードに接続されて回路上の低電位
（VSS）にされているものである。P3は上記第１のＰチ
ャネルMOSトランジスタP1の基板領域と高電位（VDD）ノ
ードとの間に接続されるとともに、上記第１の制御信号
／φが印加される第４のＰチャネルMOSトランジスタ
で、その基板領域は高電位（VDD）ノードに接続されて
回路上の高電位（VDD）にされているものである。
そして、上記第３のＰチャネルMOSトランジスタP4と上
記第３のＮチャネルMOSトランジスタN4と上記第４のＰ
チャネルMOSトランジスタP3とは、上記アナログスイッ
チ部の第１のＮチャネルMOSトランジスタN1及び第１の
ＰチャネルMOSトランジスタP1が第１及び第２の制御信
号φ及び／φにて導通状態とされる時、第１及び第２の
制御信号φ及び／φにて第４のＰチャネルMOSトランジ
スタP3が非導通状態とされるとともに、第３のＮチャネ
ルMOSトランジスタN4及び第３のＰチャネルMOSトランジ
スタP4が導通状態とされて、上記入出力ノードIN／OUT
における電位を上記アナログスイッチ部の第１のＰチャ
ネルMOSトランジスタP1の基板領域に伝達し、上記アナ
ログスイッチ部の第１のＮチャネルMOSトランジスタN1
及び第１のチャネルMOSトランジスタP1が第１及び第２
の制御信号φ及び／φにて非導通状態とされる時、第１
及び第２の制御信号φ及び／φにて第３のＮチャネルMO
SトランジスタN4及び第３のＰチャネルMOSトランジスタ
P4が非導通状態とされるとともに、第４のＰチャネルMO
SトランジスタP3が導通状態とされて、上記高電位
（VDD）ノードにおける高電位（VDD）を上記アナログス
イッチ部の第１のＰチャネルMOSトランジスタP1の基板
領域に伝達するための第２の基板電位印加部を構成して
いるものである。
記第３のＮチャネルMOSトランジスタN4と上記第４のＰ
チャネルMOSトランジスタP3とは、上記アナログスイッ
チ部の第１のＮチャネルMOSトランジスタN1及び第１の
ＰチャネルMOSトランジスタP1が第１及び第２の制御信
号φ及び／φにて導通状態とされる時、第１及び第２の
制御信号φ及び／φにて第４のＰチャネルMOSトランジ
スタP3が非導通状態とされるとともに、第３のＮチャネ
ルMOSトランジスタN4及び第３のＰチャネルMOSトランジ
スタP4が導通状態とされて、上記入出力ノードIN／OUT
における電位を上記アナログスイッチ部の第１のＰチャ
ネルMOSトランジスタP1の基板領域に伝達し、上記アナ
ログスイッチ部の第１のＮチャネルMOSトランジスタN1
及び第１のチャネルMOSトランジスタP1が第１及び第２
の制御信号φ及び／φにて非導通状態とされる時、第１
及び第２の制御信号φ及び／φにて第３のＮチャネルMO
SトランジスタN4及び第３のＰチャネルMOSトランジスタ
P4が非導通状態とされるとともに、第４のＰチャネルMO
SトランジスタP3が導通状態とされて、上記高電位
（VDD）ノードにおける高電位（VDD）を上記アナログス
イッチ部の第１のＰチャネルMOSトランジスタP1の基板
領域に伝達するための第２の基板電位印加部を構成して
いるものである。
第６図に示したアナログスイッチ部を構成する第１のＰ
チャネルMOSトランジスタP1及び第１のＮチャネルMOSト
ランジスタN1、第１の基板電位印加部を構成する第２の
ＰチャネルMOSトランジスタP2及び第２のＮチャネルMOS
トランジスタN2及び第４のＮチャネルMOSトランジスタN
3、並びに第２の基板電位印加部を構成する第３のＰチ
ャネルMOSトランジスタP4及び第３のＮチャネルMOSトラ
ンジスタN4及び第４のＰチャネルMOSトランジスタP
3は、上記発明の技術分野でも述べたように、同一の半
導体基板に組み込まれているものである。
チャネルMOSトランジスタP1及び第１のＮチャネルMOSト
ランジスタN1、第１の基板電位印加部を構成する第２の
ＰチャネルMOSトランジスタP2及び第２のＮチャネルMOS
トランジスタN2及び第４のＮチャネルMOSトランジスタN
3、並びに第２の基板電位印加部を構成する第３のＰチ
ャネルMOSトランジスタP4及び第３のＮチャネルMOSトラ
ンジスタN4及び第４のＰチャネルMOSトランジスタP
3は、上記発明の技術分野でも述べたように、同一の半
導体基板に組み込まれているものである。
また、第６図の回路図から明らかなように、アナログス
イッチ部を構成する第１のＰチャネルMOSトランジスタP
1の基板領域は、アナログスイッチ部を構成する第１の
ＰチャネルMOSトランジスタP1及び第１のＮチャネルMOS
トランジスタN1が導通状態である時、第２の基板電位印
加部を構成する第３のＰチャネルMOSトランジスタP4及
び第３のＮチャネルMOSトランジスタN4が導通状態にな
って入出力ノードIN／OUTに入力される入力電圧VINと等
しくなるようにしているため、他の領域と電気的に絶縁
しなければならない。
イッチ部を構成する第１のＰチャネルMOSトランジスタP
1の基板領域は、アナログスイッチ部を構成する第１の
ＰチャネルMOSトランジスタP1及び第１のＮチャネルMOS
トランジスタN1が導通状態である時、第２の基板電位印
加部を構成する第３のＰチャネルMOSトランジスタP4及
び第３のＮチャネルMOSトランジスタN4が導通状態にな
って入出力ノードIN／OUTに入力される入力電圧VINと等
しくなるようにしているため、他の領域と電気的に絶縁
しなければならない。
従って、このアナログスイッチ部を構成する、入出力ノ
ードIN／OUTと出入力ノードOUT／INとの間に接続される
第１のＰチャネルMOSトランジスタP1と第１のＮチャネ
ルMOSトランジスタN1を形成するのに必要なＣ−MOS構造
の一例である断面図を第７図に示す。第７図において、
（１）はN-型の半導体基板、（16）はこの半導体基板
（１）の表面に形成されたエピタキシャル半導体層、
（２）はSiO2フィールド酸化膜（18）はアナログスイッ
チ部を構成するＰチャネルMOSトランジスタP1を形成す
るための上記エピタキシャル半導体層（16）における第
２の素子形成領域（17）（ＰチャネルMOSトランジスタP
1の基板領域となる）と上記半導体基板（１）との間に
埋め込まれたP+型の埋込層、（19）は上記エピタキシャ
ル半導体層（16）の表面から上記埋込層（18）の表面ま
で到達し、上記第２の素子形成領域（17）を囲うように
形成されたP-型の分離領域で、上記埋込層（17）とによ
って、第２の素子形成領域（17）を上記半導体基板
（１）及び上記エピタキシャル半導体層（16）の隣接領
域と電気的に絶縁しているものである。（３）（３）は
上記エピタキシャル半導体層（16）における第２の素子
形成領域（17）の表面に形成された上記ＰチャネルMOS
トランジスタP1を構成する一対のP+型のソース・ドレイ
ン領域、（４）（４）はこれら一対のソース・ドレイン
領域（３）（３）と電気的に接続された一対のソース・
ドレイン電極で、一方のソース・ドレイン電極が入出力
ノードIN／OUTに接続され、他方のソース・ドレイン電
極が出入力ノードOUT／INに接続される。（５）は上記
一対のソース・ドレイン領域（３）（３）間における上
記エピタキシャル半導体層（16）における第２の素子形
成領域（17）の表面上に形成されたゲート酸化膜、
（６）はこのゲート酸化膜（５）上に形成された上記Ｐ
チャネルMOSトランジスタP1を構成するゲート電極で、
上記第２の制御信号φが印加される。（７）（７）は上
記エピタキシャル半導体層（16）における第２の素子形
成領域（17）の表面に形成された基板電位供給用N+型拡
散層、（８）（８）はこの基板電位供給用N+型拡散層と
電気的に接続された基板電位供給用電極で、上記第２の
基板電極印加部における電位供給ノードVbに接続され
る。（９）は上記エピタキシャル半導体層（16）におけ
る第２の素子形成領域（17）とは別の位置に位置するエ
ピタキシャル半導体層（16）の表面に形成され、上記Ｎ
チャネルMOSトランジスタN1の基板領域となるP-型のア
イランド（第１の素子形成領域）で、上記エピタキシャ
ル半導体層（16）とは逆の導電型であるので、上記半導
体基板（１）及び上記エピタキシャル半導体層（16）の
隣接領域と電気的に絶縁されているものである。（10）
（10）はこのアイランドの表面に形成された上記Ｎチャ
ネルMOSトランジスタN1を構成す一対のN+型のソース・
ドレイン領域、（11）（11）はこれら一対のソース・ド
レイン領域（10）（10）と電気的に接続された一対のソ
ース・ドレイン電極で、一方のソース・ドレイン電極が
入出力ノードIN／OUTに接続され、他方のソース・ドレ
イン電極が出入力ノードOUT／INに接続される。（12）
は上記一対のソース・ドレイン領域（10）（10）間にお
ける上記アイランド（９）の表面上に形成されたゲート
酸化膜、（13）はこのゲート酸化膜（12）上に形成され
た上記ＮチャネルMOSトランジスタN1を構成するゲート
電極で、上記第１の制御信号／φが印加される。（14）
（14）は上記アイランド（９）の表面に形成された基板
電位供給用P+型拡散層、（15）（15）はこの基板電位供
給用P+型拡散層と電気的に接続された基板電位供給用用
電極で、上記第１の基板電位印加部における電位供給ノ
ードVaに接続される。（20）（20）は上記分離領域（1
9）（19）と電気的に接続され、低電位（VSS）ノードに
接続された分離用電極である。
ードIN／OUTと出入力ノードOUT／INとの間に接続される
第１のＰチャネルMOSトランジスタP1と第１のＮチャネ
ルMOSトランジスタN1を形成するのに必要なＣ−MOS構造
の一例である断面図を第７図に示す。第７図において、
（１）はN-型の半導体基板、（16）はこの半導体基板
（１）の表面に形成されたエピタキシャル半導体層、
（２）はSiO2フィールド酸化膜（18）はアナログスイッ
チ部を構成するＰチャネルMOSトランジスタP1を形成す
るための上記エピタキシャル半導体層（16）における第
２の素子形成領域（17）（ＰチャネルMOSトランジスタP
1の基板領域となる）と上記半導体基板（１）との間に
埋め込まれたP+型の埋込層、（19）は上記エピタキシャ
ル半導体層（16）の表面から上記埋込層（18）の表面ま
で到達し、上記第２の素子形成領域（17）を囲うように
形成されたP-型の分離領域で、上記埋込層（17）とによ
って、第２の素子形成領域（17）を上記半導体基板
（１）及び上記エピタキシャル半導体層（16）の隣接領
域と電気的に絶縁しているものである。（３）（３）は
上記エピタキシャル半導体層（16）における第２の素子
形成領域（17）の表面に形成された上記ＰチャネルMOS
トランジスタP1を構成する一対のP+型のソース・ドレイ
ン領域、（４）（４）はこれら一対のソース・ドレイン
領域（３）（３）と電気的に接続された一対のソース・
ドレイン電極で、一方のソース・ドレイン電極が入出力
ノードIN／OUTに接続され、他方のソース・ドレイン電
極が出入力ノードOUT／INに接続される。（５）は上記
一対のソース・ドレイン領域（３）（３）間における上
記エピタキシャル半導体層（16）における第２の素子形
成領域（17）の表面上に形成されたゲート酸化膜、
（６）はこのゲート酸化膜（５）上に形成された上記Ｐ
チャネルMOSトランジスタP1を構成するゲート電極で、
上記第２の制御信号φが印加される。（７）（７）は上
記エピタキシャル半導体層（16）における第２の素子形
成領域（17）の表面に形成された基板電位供給用N+型拡
散層、（８）（８）はこの基板電位供給用N+型拡散層と
電気的に接続された基板電位供給用電極で、上記第２の
基板電極印加部における電位供給ノードVbに接続され
る。（９）は上記エピタキシャル半導体層（16）におけ
る第２の素子形成領域（17）とは別の位置に位置するエ
ピタキシャル半導体層（16）の表面に形成され、上記Ｎ
チャネルMOSトランジスタN1の基板領域となるP-型のア
イランド（第１の素子形成領域）で、上記エピタキシャ
ル半導体層（16）とは逆の導電型であるので、上記半導
体基板（１）及び上記エピタキシャル半導体層（16）の
隣接領域と電気的に絶縁されているものである。（10）
（10）はこのアイランドの表面に形成された上記Ｎチャ
ネルMOSトランジスタN1を構成す一対のN+型のソース・
ドレイン領域、（11）（11）はこれら一対のソース・ド
レイン領域（10）（10）と電気的に接続された一対のソ
ース・ドレイン電極で、一方のソース・ドレイン電極が
入出力ノードIN／OUTに接続され、他方のソース・ドレ
イン電極が出入力ノードOUT／INに接続される。（12）
は上記一対のソース・ドレイン領域（10）（10）間にお
ける上記アイランド（９）の表面上に形成されたゲート
酸化膜、（13）はこのゲート酸化膜（12）上に形成され
た上記ＮチャネルMOSトランジスタN1を構成するゲート
電極で、上記第１の制御信号／φが印加される。（14）
（14）は上記アイランド（９）の表面に形成された基板
電位供給用P+型拡散層、（15）（15）はこの基板電位供
給用P+型拡散層と電気的に接続された基板電位供給用用
電極で、上記第１の基板電位印加部における電位供給ノ
ードVaに接続される。（20）（20）は上記分離領域（1
9）（19）と電気的に接続され、低電位（VSS）ノードに
接続された分離用電極である。
なお、第７図に示した実施例において、図示はしていな
いものの、第１の基板電位印加部を構成する第２のＰチ
ャネルMOSトランジスタP2及び第２のＮチャネルMOSトラ
ンジスタN2及び第４のＮチャネルMOSトランジスタN3、
並びに第２の基板電位印加部を構成する第３のＰチャネ
ルMOSトランジスタP4及び第３のＮチャネルMOSトランジ
スタN4及び第４のＰチャネルMOSトランジスタP3も、上
記発明の技術分野でも述べた如く、本願発明は同一の半
導体基板に形成された相補型MOS集積回路における相補
型MOSアナログスイッチを対象としているものであるか
ら、上記エピタキシャル半導体層（16）に形成されるも
のである。つまり、第２のＰチャネルMOSトランジスタP
2及び第２のＮチャネルMOSトランジスタN2及び第４のＮ
チャネルMOSトランジスタN3、並びに第３のＰチャネルM
OSトランジスタP4及び第３のＮチャネルMOSトランジス
タN4及び第４のＰチャネルMOSトランジスタP3はそれぞ
れ上記エピタキシャル半導体層（16）の別々の位置にお
ける素子形成領域に形成されるものであり、第２のＰチ
ャネルMOSトランジスタP2は第４の素子形成領域に、第
２のＮチャネルMOSトランジスタN2は第３の素子形成領
域に、第４のＮチャネルMOSトランジスタN3は第７の素
子形成領域に、第３のＰチャネルMOSトランジスタP4は
第６の素子形成領域に、第３のＮチャネルMOSトランジ
スタN4は第５の素子形成領域に、第４のＰチャネルMOS
トランジスタP3は第８の素子形成領域にそれぞれ形成さ
れるものである。
いものの、第１の基板電位印加部を構成する第２のＰチ
ャネルMOSトランジスタP2及び第２のＮチャネルMOSトラ
ンジスタN2及び第４のＮチャネルMOSトランジスタN3、
並びに第２の基板電位印加部を構成する第３のＰチャネ
ルMOSトランジスタP4及び第３のＮチャネルMOSトランジ
スタN4及び第４のＰチャネルMOSトランジスタP3も、上
記発明の技術分野でも述べた如く、本願発明は同一の半
導体基板に形成された相補型MOS集積回路における相補
型MOSアナログスイッチを対象としているものであるか
ら、上記エピタキシャル半導体層（16）に形成されるも
のである。つまり、第２のＰチャネルMOSトランジスタP
2及び第２のＮチャネルMOSトランジスタN2及び第４のＮ
チャネルMOSトランジスタN3、並びに第３のＰチャネルM
OSトランジスタP4及び第３のＮチャネルMOSトランジス
タN4及び第４のＰチャネルMOSトランジスタP3はそれぞ
れ上記エピタキシャル半導体層（16）の別々の位置にお
ける素子形成領域に形成されるものであり、第２のＰチ
ャネルMOSトランジスタP2は第４の素子形成領域に、第
２のＮチャネルMOSトランジスタN2は第３の素子形成領
域に、第４のＮチャネルMOSトランジスタN3は第７の素
子形成領域に、第３のＰチャネルMOSトランジスタP4は
第６の素子形成領域に、第３のＮチャネルMOSトランジ
スタN4は第５の素子形成領域に、第４のＰチャネルMOS
トランジスタP3は第８の素子形成領域にそれぞれ形成さ
れるものである。
また、上記第１の基板電位印加部を構成する第２のＮチ
ャネルMOSトランジスタN2は、第６図から明らかな如
く、第１のＮチャネルMOSトランジスタN1と同様に入出
力ノードIN／OUTに入力される入力電圧VINが伝達される
構成になっているので、その基板領域は電気的に絶縁さ
れた状態であり、第１のＮチャネルMOSトランジスタN1
と同じ構造（接続関係は第６図に基づく）で形成されば
良い。上記第２の基板電位印加部を構成する第３のＰチ
ャネルMOSトランジスタP4は、第６図から明らかな如
く、第１のＰチャネルMOSトランジスタP1と同様に入出
力ノードIN／OUTに入力される入力電圧VINが伝達される
構成になっているので、その基板領域は電気的に絶縁さ
れた状態であり、第１のＰチャネルMOSトランジスタP1
と同じ構造（接続関係は第６図に基づく）で形成すれば
良い。
ャネルMOSトランジスタN2は、第６図から明らかな如
く、第１のＮチャネルMOSトランジスタN1と同様に入出
力ノードIN／OUTに入力される入力電圧VINが伝達される
構成になっているので、その基板領域は電気的に絶縁さ
れた状態であり、第１のＮチャネルMOSトランジスタN1
と同じ構造（接続関係は第６図に基づく）で形成されば
良い。上記第２の基板電位印加部を構成する第３のＰチ
ャネルMOSトランジスタP4は、第６図から明らかな如
く、第１のＰチャネルMOSトランジスタP1と同様に入出
力ノードIN／OUTに入力される入力電圧VINが伝達される
構成になっているので、その基板領域は電気的に絶縁さ
れた状態であり、第１のＰチャネルMOSトランジスタP1
と同じ構造（接続関係は第６図に基づく）で形成すれば
良い。
次に、第６図及び第７図に示した相補型MOSアナログス
イッチの動作を説明する。まず、第２の制御信号φが回
路上の低電位（VSS）（この時、第１の制御信号／φは
回路上の高電位（VDD））であれば、アナログスイッチ
部を構成する第１のＰチャネルMOSトランジスタP1及び
第１のＮチャネルMOSトランジスタN1は導通状態とな
り、逆に、第２の制御信号φが回路上の高電位（VDD）
（この時、第１の制御信号／φは回路上の低電位
（VSS））であれば、第１のＰチャネルMOSトランジスタ
P1及び第１のＮチャネルMOSトランジスタN1は非導通状
態となり、入出力ノードIN／OUTと出入力ノードOUT／IN
との間は高インピーダンスとなる。
イッチの動作を説明する。まず、第２の制御信号φが回
路上の低電位（VSS）（この時、第１の制御信号／φは
回路上の高電位（VDD））であれば、アナログスイッチ
部を構成する第１のＰチャネルMOSトランジスタP1及び
第１のＮチャネルMOSトランジスタN1は導通状態とな
り、逆に、第２の制御信号φが回路上の高電位（VDD）
（この時、第１の制御信号／φは回路上の低電位
（VSS））であれば、第１のＰチャネルMOSトランジスタ
P1及び第１のＮチャネルMOSトランジスタN1は非導通状
態となり、入出力ノードIN／OUTと出入力ノードOUT／IN
との間は高インピーダンスとなる。
そして、第２の制御信号φが回路上の低電位（VSS）
（この時、第１の制御信号／φは回路上の高電位
（VDD））であり、アナログスイッチ部を構成する第１
のＰチャネルMOSトランジスタP1及び第１のＮチャネルM
OSトランジスタN1が導通状態である時、第１の基板電位
印加部を構成する第２のＰチャネルMOSトランジスタP2
及び第２のＮチャネルMOSトランジスタN2が導通状態で
あり、第４のＮチャネルMOSトランジスタN3が非導通状
態であるので、アナログスイッチ部を構成する第１のＮ
チャネルMOSトランジスタN1の基板領域及び第１の基板
電位印加部を構成する第２のＮチャネルMOSトランジス
タN2の基板領域は、入出力ノードIN／OUTに入力されれ
入力電圧VINの電位と等しくなる。
（この時、第１の制御信号／φは回路上の高電位
（VDD））であり、アナログスイッチ部を構成する第１
のＰチャネルMOSトランジスタP1及び第１のＮチャネルM
OSトランジスタN1が導通状態である時、第１の基板電位
印加部を構成する第２のＰチャネルMOSトランジスタP2
及び第２のＮチャネルMOSトランジスタN2が導通状態で
あり、第４のＮチャネルMOSトランジスタN3が非導通状
態であるので、アナログスイッチ部を構成する第１のＮ
チャネルMOSトランジスタN1の基板領域及び第１の基板
電位印加部を構成する第２のＮチャネルMOSトランジス
タN2の基板領域は、入出力ノードIN／OUTに入力されれ
入力電圧VINの電位と等しくなる。
ここで、アナログスイッチ部を構成する第１のＮチャネ
ルMOSトランジスタN1及び第１の基板電位印加部を構成
する第２のＮチャネルMOSトランジスタN2の入出力ノー
ドIN／OUT側のソース・ドレイン領域をソース領域と考
えれば、入出力ノードIN／OUTに印加される入力電圧VIN
の変化による第１のＮチャネルMOSトランジスタN1及び
第２のＮチャネルMOSトランジスタN2のソース領域と基
板領域との間の電位差を解消することができ、第１のＮ
チャネルMOSトランジスタN1及び第２のＮチャネルMOSト
ランジスタN2におけるバックゲート効果は抑制される。
ルMOSトランジスタN1及び第１の基板電位印加部を構成
する第２のＮチャネルMOSトランジスタN2の入出力ノー
ドIN／OUT側のソース・ドレイン領域をソース領域と考
えれば、入出力ノードIN／OUTに印加される入力電圧VIN
の変化による第１のＮチャネルMOSトランジスタN1及び
第２のＮチャネルMOSトランジスタN2のソース領域と基
板領域との間の電位差を解消することができ、第１のＮ
チャネルMOSトランジスタN1及び第２のＮチャネルMOSト
ランジスタN2におけるバックゲート効果は抑制される。
一方、第２の制御信号φが回路上の低電位（VSS）（こ
の時、第１の制御信号／φは回路上の高電位（VDD））
であり、アナログスイッチ部を構成する第１のＰチャネ
ルMOSトランジスタP1及び第１のＮチャネルMOSトランジ
スタN1が導通状態である時、第２の基板電位印加部を構
成する第３のＰチャネルMOSトランジスタP4及び第３の
ＮチャネルMOSトランジスタN4が導通状態であり、第４
のＰチャネルMOSトランジスタP3が非導通状態であるの
で、アナログスイッチ部を構成する第１のＰチャネルMO
SトランジスタP1の基板領域及び第２の基板電位印加部
を構成する第３のＰチャネルMOSトランジスタP4の基板
領域は、入出力ノードIN／OUTに入力される入力電圧VIN
の電位と等しくなる。
の時、第１の制御信号／φは回路上の高電位（VDD））
であり、アナログスイッチ部を構成する第１のＰチャネ
ルMOSトランジスタP1及び第１のＮチャネルMOSトランジ
スタN1が導通状態である時、第２の基板電位印加部を構
成する第３のＰチャネルMOSトランジスタP4及び第３の
ＮチャネルMOSトランジスタN4が導通状態であり、第４
のＰチャネルMOSトランジスタP3が非導通状態であるの
で、アナログスイッチ部を構成する第１のＰチャネルMO
SトランジスタP1の基板領域及び第２の基板電位印加部
を構成する第３のＰチャネルMOSトランジスタP4の基板
領域は、入出力ノードIN／OUTに入力される入力電圧VIN
の電位と等しくなる。
ここで、アナログスイッチ部を構成する第１のＰチャネ
ルMOSトランジスタP1及び第２の基板電位印加部を構成
する第３のＰチャネルMOSトランジスタP4の入出力ノー
ドIN／OUT側のソース・ドレイン領域をソース領域と考
えれば、入出力ノードIN／OUTに印加される入力電圧VIN
の変化による第１のＰチャネルMOSトランジスタP1及び
第３のＰチャネルMOSトランジスタP4のソース領域と基
板領域との間の電位差を解消することができ、第１のＰ
チャネルMOSトランジスタP1及び第３のＰチャネルMOSト
ランジスタP4におけるバックゲート効果は抑制される。
ルMOSトランジスタP1及び第２の基板電位印加部を構成
する第３のＰチャネルMOSトランジスタP4の入出力ノー
ドIN／OUT側のソース・ドレイン領域をソース領域と考
えれば、入出力ノードIN／OUTに印加される入力電圧VIN
の変化による第１のＰチャネルMOSトランジスタP1及び
第３のＰチャネルMOSトランジスタP4のソース領域と基
板領域との間の電位差を解消することができ、第１のＰ
チャネルMOSトランジスタP1及び第３のＰチャネルMOSト
ランジスタP4におけるバックゲート効果は抑制される。
その結果、第１のＰチャネルMOSトランジスタP1単体の
特性は第４図に示す点線（ヘ）の特性となる。従って、
この第６図及び第７図に示す相補型MOSアナログスイッ
チの特性は、アナログスイッチ部を構成する第１のＰチ
ャネルMOSトランジスタP1及び第１のＮチャネルMOSトラ
ンジスタN1の並列抵抗となり、第４図に示す点線（ト）
の特性となる。この第４図に示す点線（ト）を見ると、
第１図及び第２図に示したものの特性（第４図に示す実
線（ハ）及び一点鎖線（ホ））に対して、オン抵抗RON
が低く、しかも、入力電圧に対してほぼ一定の抵抗値が
得られているものである。
特性は第４図に示す点線（ヘ）の特性となる。従って、
この第６図及び第７図に示す相補型MOSアナログスイッ
チの特性は、アナログスイッチ部を構成する第１のＰチ
ャネルMOSトランジスタP1及び第１のＮチャネルMOSトラ
ンジスタN1の並列抵抗となり、第４図に示す点線（ト）
の特性となる。この第４図に示す点線（ト）を見ると、
第１図及び第２図に示したものの特性（第４図に示す実
線（ハ）及び一点鎖線（ホ））に対して、オン抵抗RON
が低く、しかも、入力電圧に対してほぼ一定の抵抗値が
得られているものである。
また、第２の制御信号φが回路上の高電位（VDD）（こ
の時、第１の制御信号／φは回路上の低電位（VSS））
であり、第１のＰチャネルMOSトランジスタP1及び第１
のＮチャネルMOSトランジスタN1は非導通状態である
時、第１の基板電位印加部を構成する第２のＰチャネル
MOSトランジスタ２及び第２のＮチャネルMOSトランジス
タN2が非導通状態であり、第４のＮチャネルMOSトラン
ジスタN3が導通状態であるので、アナログスイッチ部を
構成する第１のＮチャネルMOSトランジスタN1の基板領
域及び第１の基板電位印加部を構成する第２のＮチャネ
ルMOSトランジスタN2の基板領域は、低電位（VSS）ノー
ドに印加される低電位（VSS）の電位と等しくなり、第
２の基板電位印加部を構成する第３のＰチャネルMOSト
ランジスタP4及び第３のＮチャネルMOSトランジスタN4
が非導通状態であり、第４のＰチャネルMOSトランジス
タP3が導通状態であるので、アナログスイッチ部を構成
する第１のＰチャネルMOSトランジスタP1の基板領域及
び第２の基板電位印加部を構成する第３のＰチャネルMO
SトランジスタP4の基板領域は、高電位（VDD）ノードに
印加される高電位（VDD）の電位と等しくなる。
の時、第１の制御信号／φは回路上の低電位（VSS））
であり、第１のＰチャネルMOSトランジスタP1及び第１
のＮチャネルMOSトランジスタN1は非導通状態である
時、第１の基板電位印加部を構成する第２のＰチャネル
MOSトランジスタ２及び第２のＮチャネルMOSトランジス
タN2が非導通状態であり、第４のＮチャネルMOSトラン
ジスタN3が導通状態であるので、アナログスイッチ部を
構成する第１のＮチャネルMOSトランジスタN1の基板領
域及び第１の基板電位印加部を構成する第２のＮチャネ
ルMOSトランジスタN2の基板領域は、低電位（VSS）ノー
ドに印加される低電位（VSS）の電位と等しくなり、第
２の基板電位印加部を構成する第３のＰチャネルMOSト
ランジスタP4及び第３のＮチャネルMOSトランジスタN4
が非導通状態であり、第４のＰチャネルMOSトランジス
タP3が導通状態であるので、アナログスイッチ部を構成
する第１のＰチャネルMOSトランジスタP1の基板領域及
び第２の基板電位印加部を構成する第３のＰチャネルMO
SトランジスタP4の基板領域は、高電位（VDD）ノードに
印加される高電位（VDD）の電位と等しくなる。
なお、本願発明は、上記第６図に示した実施例とは異な
る別の回路構成をとっても良く、要は、同一の半導体基
板に形成された相補型MOS集積回路における相補型MOSア
ナログスイッチにおいて、アナログスイッチ部を構成す
る第１のＰチャネルMOSトランジスタP1及び第１のＮチ
ャネルMOSトランジスタN1の基板領域に印加される電位
を入力または出力と同電位にできるもの、つまり、入出
力ノードIN／OUTまたは出入力ノードOUT／INに現れた電
位と同じ電位にできるものであれば、同様の効果を奏す
る。
る別の回路構成をとっても良く、要は、同一の半導体基
板に形成された相補型MOS集積回路における相補型MOSア
ナログスイッチにおいて、アナログスイッチ部を構成す
る第１のＰチャネルMOSトランジスタP1及び第１のＮチ
ャネルMOSトランジスタN1の基板領域に印加される電位
を入力または出力と同電位にできるもの、つまり、入出
力ノードIN／OUTまたは出入力ノードOUT／INに現れた電
位と同じ電位にできるものであれば、同様の効果を奏す
る。
また、上記実施例においては、半導体基板（１）として
Ｎ型のものをもとに説明したものであるが、本願発明は
これに限られるものではなく、Ｐ型の半導体基板を用い
て構成したものでも、同様の効果を奏する。
Ｎ型のものをもとに説明したものであるが、本願発明は
これに限られるものではなく、Ｐ型の半導体基板を用い
て構成したものでも、同様の効果を奏する。
［発明の効果］ この発明は、以上に述べたように、同一の半導体基板に
形成された相補型MOS集積回路における相補型MOSアナロ
グスイッチにおいて、アナログスイッチ部を構成する、
入出力ノードと出入力ノードとの間に接続される第１の
ＰチャネルMOSトランジスタ及び第１のＮチャネルMOSト
ランジスタの基板領域に印加される電位を、入出力ノー
ドまたは出入力ノードに現れた電位と同じ電位にする第
１及び第２の基板電位印加部を設けたので、アナログス
イッチ部におけるオン抵抗が低く、入力電圧の変化に対
するオン抵抗の変動が少ない相補型MOSアナログスイッ
チを実現することができるので、実用上の効果は極めて
大である。
形成された相補型MOS集積回路における相補型MOSアナロ
グスイッチにおいて、アナログスイッチ部を構成する、
入出力ノードと出入力ノードとの間に接続される第１の
ＰチャネルMOSトランジスタ及び第１のＮチャネルMOSト
ランジスタの基板領域に印加される電位を、入出力ノー
ドまたは出入力ノードに現れた電位と同じ電位にする第
１及び第２の基板電位印加部を設けたので、アナログス
イッチ部におけるオン抵抗が低く、入力電圧の変化に対
するオン抵抗の変動が少ない相補型MOSアナログスイッ
チを実現することができるので、実用上の効果は極めて
大である。
第１図及び第２図はそれぞれ従来の相補型MOSアナログ
スイッチを示す回路図、第３図は第１図の回路を実際に
構成した場合を示す相補型MOS構造の断面図、第４図は
第１図、第２図及び第６図に示した相補型MOSアナログ
スイッチにおける入力電圧に対するオン抵抗の関係を示
す特性図、第５図はＮチャネルMOSトランジスタ及びＰ
チャネルMOSトランジスタ単体を示す回路図、第６図は
この発明の一実施例を示す回路図、第７図はこの発明の
一実施例におけるアナログスイッチを構成するＮチャネ
ルMOSトランジスタN1及びＰチャネルMOSトランジスタP1
を示す断面図である。 図において、P1は第１のＰチャネルMOSトランジスタ、P
2は第２のＰチャネルMOSトランジスタ、P3は第４のＰチ
ャネルMOSトランジスタ、P4は第３のＰチャネルMOSトラ
ンジスタ、N1は第１のＮチャネルMOSトランジスタ、N2
は第２のＰチャネルMOSトランジスタ、N3は第４のＰチ
ャネルMOSトランジスタ、N4は第３のＰチャネルMOSトラ
ンジスタ、IN／OUTは入出力ノード、OUT／INは出入力ノ
ード、／φは第１の制御信号、φは第２の制御信号、
（１）は半導体基板、（３）（３）は第１のＰチャネル
MOSトランジスタのソース・ドレイン領域、（６）は第
１のＰチャネルMOSトランジスタのゲート電極、（７）
（７）は基板電位供給用N+型拡散層、（９）は第１のＮ
チャネルMOSトランジスタの基板領域（第１の素子形成
領域）となるP-型のアイランド、（10）（10）は第１の
ＮチャネルMOSトランジスタのソース・ドレイン領域、
（13）は第１のＮチャネルMOSトランジスタのゲート電
極、（14）（14）は基板電位供給用P+型拡散層、（16）
はエピタキシャル半導体層、（17）は第１のＰチャネル
MOSトランジスタのの基板領域となる第２の素子形成領
域、（18）は埋込層、（19）は分離領域である。 なお、各図中、同一符号は同一又は相当部分を示す。
スイッチを示す回路図、第３図は第１図の回路を実際に
構成した場合を示す相補型MOS構造の断面図、第４図は
第１図、第２図及び第６図に示した相補型MOSアナログ
スイッチにおける入力電圧に対するオン抵抗の関係を示
す特性図、第５図はＮチャネルMOSトランジスタ及びＰ
チャネルMOSトランジスタ単体を示す回路図、第６図は
この発明の一実施例を示す回路図、第７図はこの発明の
一実施例におけるアナログスイッチを構成するＮチャネ
ルMOSトランジスタN1及びＰチャネルMOSトランジスタP1
を示す断面図である。 図において、P1は第１のＰチャネルMOSトランジスタ、P
2は第２のＰチャネルMOSトランジスタ、P3は第４のＰチ
ャネルMOSトランジスタ、P4は第３のＰチャネルMOSトラ
ンジスタ、N1は第１のＮチャネルMOSトランジスタ、N2
は第２のＰチャネルMOSトランジスタ、N3は第４のＰチ
ャネルMOSトランジスタ、N4は第３のＰチャネルMOSトラ
ンジスタ、IN／OUTは入出力ノード、OUT／INは出入力ノ
ード、／φは第１の制御信号、φは第２の制御信号、
（１）は半導体基板、（３）（３）は第１のＰチャネル
MOSトランジスタのソース・ドレイン領域、（６）は第
１のＰチャネルMOSトランジスタのゲート電極、（７）
（７）は基板電位供給用N+型拡散層、（９）は第１のＮ
チャネルMOSトランジスタの基板領域（第１の素子形成
領域）となるP-型のアイランド、（10）（10）は第１の
ＮチャネルMOSトランジスタのソース・ドレイン領域、
（13）は第１のＮチャネルMOSトランジスタのゲート電
極、（14）（14）は基板電位供給用P+型拡散層、（16）
はエピタキシャル半導体層、（17）は第１のＰチャネル
MOSトランジスタのの基板領域となる第２の素子形成領
域、（18）は埋込層、（19）は分離領域である。 なお、各図中、同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】半導体基板の表面に形成されたエピタキシ
ャル半導体層における、上記半導体基板及び上記エピタ
キシャル半導体層の隣接領域と電気的に絶縁された基板
領域となる第１の素子形成領域に形成され、入出力ノー
ドと出入力ノードとの間に接続されるとともに、ゲート
電極に第１の制御信号が印加される第１のＮチャネルMO
Sトランジスタと、上記エピタキシャル半導体層におけ
る、上記半導体基板及び上記エピタキシャル半導体層の
隣接領域と電気的に絶縁された基板領域となる第２の素
子形成領域に形成され、入出力ノードと出入力ノードと
の間に接続されるとともに、ゲート電極に第２の制御信
号が印加される第１のＰチャネルMOSトランジスタとか
らなるアナログスイッチ部、 上記エピタキシャル半導体層における第３の素子形成領
域に形成され、上記入出力ノードまたは上記出入力ノー
ドの一方のノードと上記アナログスイッチ部の第１のＮ
チャネルMOSトランジスタの基板領域との間に接続され
るとともに、ゲート電極に上記第１の制御信号が印加さ
れる第２のＮチャネルMOSトランジスタと、上記エピタ
キシャル半導体層における第４の素子形成領域に形成さ
れ、上記第２のＮチャネルMOSトランジスタと並列接続
されるとともに、ゲート電極に上記第２の制御信号が印
加される第２のＰチャネルMOSトランジスタとを有し、
上記アナログスイッチ部の第１のＮチャネルMOSトラン
ジスタ及び第１のＰチャネルMOSトランジスタが第１及
び第２の制御信号にて導通状態とされる時、第１及び第
２の制御信号にて第２のＮチャネルMOSトランジスタ及
び第２のＰチャネルMOSトランジスタが導通状態とされ
て、上記入出力ノードまたは上記出入力ノードの一方の
ノードにおける電位を上記アナログスイッチ部の第１の
ＮチャネルMOSトランジスタの基板領域に伝達するため
の第１の基板電位印加部、 上記エピタキシャル半導体層における第５の素子形成領
域に形成され、上記入出力ノードまたは上記出入力ノー
ドの一方のノードと上記アナログスイッチ部の第１のＰ
チャネルMOSトランジスタの基板領域との間に接続され
るとともに、ゲート電極に上記第１の制御信号が印加さ
れる第３のＮチャネルMOSトランジスタと、上記エピタ
キシャル半導体層における第６の素子形成領域に形成さ
れ、上記第３のＮチャネルMOSトランジスタと並列接続
されるとともに、ゲート電極に上記第２の制御信号が印
加される第３のＰチャネルMOSトランジスタとを有し、
上記アナログスイッチ部の第１のＮチャネルMOSトラン
ジスタ及び第１のＰチャネルMOSトランジスタが第１及
び第２の制御信号にて導通状態とされる時、第１及び第
２の制御信号にて第３のＮチャネルMOSトランジスタ及
び第３のＰチャネルMOSトランジスタが導通状態とされ
て、上記入出力ノードまたは上記出入力ノードの一方の
ノードにおける電位を上記アナログスイッチ部の第１の
ＰチャネルMOSトランジスタの基板領域に伝達するため
の第２の基板電位印加部、 を備えた相補型MOSアナログスイッチ。 - 【請求項２】第１の基板電位印加部における第２のＮチ
ャネルMOSトランジスタの基板領域は、アナログスイッ
チ部における第１のＮチャネルMOSトランジスタの基板
領域に接続され、第２の基板電位印加部における第３の
ＰチャネルMOSトランジスタの基板領域は、アナログス
イッチ部における第１のＰチャネルMOSトランジスタの
基板領域に接続されていることを特徴とする特許請求の
範囲第１項記載の相補型MOSアナログスイッチ。 - 【請求項３】第１の基板電位印加手段は、エピタキシャ
ル半導体層における第７の素子形成領域に形成され、第
１のＮチャネルMOSトランジスタの基板領域と低電位ノ
ードとの間に接続されるとともに、第２の制御信号が印
加される第４のＮチャネルMOSトランジスタを有し、第
２の基板電位印加手段は、エピタキシャル半導体層にお
ける第８の素子形成領域に形成され、第１のＰチャネル
MOSトランジスタの基板領域と高電位ノードとの間に接
続されるとともに、第１の制御信号が印加される第４の
ＰチャネルMOSトランジスタを有していることを特徴と
する特許請求の範囲第１項または第２項記載の相補型MO
Sアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002070A JPH0666670B2 (ja) | 1983-01-08 | 1983-01-08 | 相補型ｍｏｓアナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002070A JPH0666670B2 (ja) | 1983-01-08 | 1983-01-08 | 相補型ｍｏｓアナログスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126326A JPS59126326A (ja) | 1984-07-20 |
| JPH0666670B2 true JPH0666670B2 (ja) | 1994-08-24 |
Family
ID=11519080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002070A Expired - Lifetime JPH0666670B2 (ja) | 1983-01-08 | 1983-01-08 | 相補型ｍｏｓアナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666670B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647276B2 (ja) * | 1991-04-30 | 1997-08-27 | 株式会社東芝 | 定電位発生用半導体装置 |
| JP2006120269A (ja) * | 2004-10-25 | 2006-05-11 | Rohm Co Ltd | 磁気ヘッド駆動回路および磁気記録再生装置、再生ヘッド保護方法 |
| JP4487726B2 (ja) * | 2004-10-28 | 2010-06-23 | 株式会社デンソー | アナログスイッチおよびスイッチトキャパシタフィルタ |
| JP2012054694A (ja) * | 2010-08-31 | 2012-03-15 | On Semiconductor Trading Ltd | 双方向スイッチおよびそれを用いたスイッチ回路 |
| JP6845680B2 (ja) * | 2016-12-19 | 2021-03-24 | 新日本無線株式会社 | アナログスイッチ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928723A (ja) * | 1982-08-09 | 1984-02-15 | Toshiba Corp | アナログスイツチ回路 |
-
1983
- 1983-01-08 JP JP58002070A patent/JPH0666670B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59126326A (ja) | 1984-07-20 |
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